趙俊萍，孫健

（北京微電子技術(shù)研究所，北京 100076）

引言

隨著集成電路制造技術(shù)的發(fā)展，CMOS 電路由于具有高集成度、低功耗、工藝成熟等優(yōu)點(diǎn)而成為了大規(guī)模集成電路制造中的主流，而CMOS 的閂鎖效應(yīng)（Latchup）是CMOS 集成電路在產(chǎn)品可靠性上可能發(fā)生的特有現(xiàn)象：當(dāng)集成電路受到外界的信號(hào)干擾時(shí)，寄生在電路中的NPN 和PNP 結(jié)構(gòu)會(huì)被觸發(fā)而形成低阻通路，從而在電路的電源和地之間產(chǎn)生大電流，并且由于正反饋的存在而形成閂鎖導(dǎo)致電路無(wú)法正常工作，甚至燒毀芯片，嚴(yán)重影響電路的可靠性。據(jù)統(tǒng)計(jì)，CMOS 集成電路由于閂鎖效應(yīng)而引發(fā)的失效占失效總數(shù)的三分之一以上。[4]所以在軍用集成電路檢驗(yàn)中，用戶極為關(guān)注電路的抗閂鎖能力。以CMOS、HV-CMOS 和Bi-CMOS 等工藝為基礎(chǔ)的產(chǎn)品，幾乎都有進(jìn)行閂鎖測(cè)試的要求。

1 集成電路閂鎖測(cè)試標(biāo)準(zhǔn)

目前，國(guó)外集成電路閂鎖測(cè)試標(biāo)準(zhǔn)主要就是JEDEC（Joint Electron Device Engineering Council，電子器件工程聯(lián)合委員會(huì)）協(xié)會(huì)的標(biāo)準(zhǔn)。該協(xié)會(huì)于1989年發(fā)布實(shí)施了JESD17 《CMOS IC Latch-up Test 》，之后在1997年發(fā)布了JESD78《IC Latch-up Test》。1999年JEDEC 發(fā)布公告JESD17 被JESD78 代替而廢止。2006年JESD 發(fā)布實(shí)施了JESD78A 版，2011年發(fā)布實(shí)施了JESD78D 版。目前能查到的最新版本是JESD78E 版。國(guó)內(nèi)集成電路閂鎖的測(cè)試標(biāo)準(zhǔn)主要有兩個(gè)，一個(gè)是SJ 20954《集成電路鎖定試驗(yàn)》，是2006年由信息產(chǎn)業(yè)部發(fā)布的一個(gè)電子行業(yè)軍用標(biāo)準(zhǔn)。另外一個(gè)是GJB 9389《集成電路鎖定試驗(yàn)方法》，是2018年由中央軍委裝備發(fā)展部頒布的國(guó)家軍用標(biāo)準(zhǔn)。SJ 20954 和GJB 9389 兩個(gè)測(cè)試標(biāo)準(zhǔn)中的測(cè)試流程及測(cè)試方法等內(nèi)容，基本與JESD78 中規(guī)定的相同。在2021年公布的GJB 548C 中，也加入了閂鎖測(cè)試的內(nèi)容，方法3023 集成電路鎖定試驗(yàn)中規(guī)定的測(cè)試方法，同GJB 9389。

2 集成電路閂鎖測(cè)試流程

以JESD78E 為例，典型的閂鎖測(cè)試流程如圖1 所示。閂鎖測(cè)試分為電流測(cè)試和過壓測(cè)試。電流測(cè)試是對(duì)輸入、輸出及可配置的I/O 引腳進(jìn)行的，又分為正電流測(cè)試和負(fù)電流測(cè)試。電流測(cè)試實(shí)際模擬的情況是浪涌電壓出現(xiàn)在非電源管腳（輸入、輸出及輸入/輸出），浪涌電壓超出電源電壓與地之間的范圍，在該管腳連接電路中產(chǎn)生電流，當(dāng)電流足夠大，觸發(fā)寄生NPN 和PNP，導(dǎo)致閂鎖。過壓測(cè)試是對(duì)電源引腳進(jìn)行測(cè)試。過壓測(cè)試模擬的實(shí)際情況是當(dāng)芯片開始通電時(shí)、芯片正常工作時(shí)或者發(fā)生ESD 靜電放電時(shí)，出現(xiàn)浪涌電壓在電源管腳導(dǎo)致NW和PW 之間的PN 結(jié)雪崩擊穿、從NW 到PW 的n+有源區(qū)穿通、從P 型襯底到NW 的p+有源區(qū)的穿通和漏極雪崩擊穿等，從而形成擊穿電流，當(dāng)電流足夠大，觸發(fā)寄生NPN 和PNP，導(dǎo)致閂鎖。[1]在電流測(cè)試和過壓測(cè)試時(shí)，被測(cè)器件施加的條件、失效判斷、施加的電流和電壓波形的時(shí)序要求在測(cè)試標(biāo)準(zhǔn)中都有規(guī)定。在測(cè)試過程中，要求至少對(duì)同一制程下的三只電路進(jìn)行電流測(cè)試和過壓測(cè)試，也允許采用新的樣品分組進(jìn)行電流測(cè)試和過壓測(cè)試。

圖1 典型閂鎖測(cè)試流程

3 集成電路閂鎖測(cè)試時(shí)特殊管腳的處理方法

集成電路閂鎖測(cè)試的詳細(xì)步驟，在相關(guān)標(biāo)準(zhǔn)及很多文獻(xiàn)中都有描述，本文就不再贅述。對(duì)于復(fù)雜的CMOS集成電路，通常包含許多特殊性質(zhì)的管腳。這些特殊性質(zhì)的管腳，在實(shí)際閂鎖測(cè)試過程中，需要進(jìn)行特殊處理。在實(shí)際測(cè)試過程中，一些特殊引腳的處理方法如下：

1）對(duì)于有多組電源的集成電路，在對(duì)電源進(jìn)行過壓測(cè)試時(shí)，電壓相同的電源引腳可以合并成一個(gè)電源組，該電源組的鉗位電流根據(jù)總的標(biāo)稱電流來(lái)設(shè)定。例如電路中有Va18 和Vd18，這兩組電源的工作電壓都為1.8 V，標(biāo)稱電流分別為Ia18 和Id18，過壓測(cè)試時(shí)可將它們合并成一組進(jìn)行測(cè)試，合并后的電源組的鉗位電流I1.8=100mA+Ia18+Id18 或1.5（Ia18+Id18）， 取電流較大者。如果Va18 和Vd18 的標(biāo)稱電流Ia18 和Id18相差較多時(shí)，則不推薦將兩組電源進(jìn)行合并后測(cè)試。如表1 為將Va18 和Vd18 兩組1.8 V 的電源分開進(jìn)行過壓測(cè)試時(shí)的測(cè)試結(jié)果。從測(cè)試結(jié)果中可以看出，當(dāng)單獨(dú)對(duì)Vd18 進(jìn)行觸發(fā)時(shí)，Vd18 的電源電流從觸發(fā)前1.03 mA 增大到觸發(fā)后的15.07 mA，閂鎖效應(yīng)被觸發(fā)，按照閂鎖判斷標(biāo)準(zhǔn)，Vd18 閂鎖過壓測(cè)試不合格。但如果將Va18 和Vd18 兩組1.8 V 電源合并后進(jìn)行閂鎖測(cè)試的話，有可能無(wú)法檢查到Vd18 電源發(fā)生閂鎖時(shí)電流發(fā)生的變化，造成漏判。

表1 相同電壓的電源分組進(jìn)行過壓測(cè)試結(jié)果

2）對(duì)于數(shù)字差分輸入管腳來(lái)說，在實(shí)際工作中，正負(fù)兩個(gè)差分輸入通常是一個(gè)接高電平，一個(gè)接低電平，一般不同時(shí)為高電平或者低電平。在閂鎖測(cè)試時(shí)，如果把差分管腳按照普通輸入對(duì)待，當(dāng)它們同時(shí)為高電平或者低電平，電路的狀態(tài)不穩(wěn)定，可能會(huì)出現(xiàn)較大的電源電流，造成誤判。如表2 中的閂鎖數(shù)據(jù)為某包含差分輸入端口的電路中兩個(gè)輸出管腳電流測(cè)試的結(jié)果。由于該電路中的一對(duì)差分輸入，在同時(shí)置高的狀態(tài)下，BI 輸出端在進(jìn)行電流測(cè)試時(shí)，電源電流從觸發(fā)前的1.13 mA 增大到觸發(fā)后的50.31 mA，按照標(biāo)準(zhǔn)，該輸出端閂鎖測(cè)試失效。但該電源電流的增大，不一定是發(fā)生了閂鎖導(dǎo)致，有可能是因?yàn)殡娐窢顟B(tài)不穩(wěn)定導(dǎo)致。所以在閂鎖測(cè)試時(shí)，不能同時(shí)將正負(fù)兩個(gè)差分輸入端置于高電平或者低電平。處理的方法為:當(dāng)所有輸入置于高電平時(shí)，將正輸入置于高電平，而負(fù)輸入置低電平；當(dāng)所有輸入置于低電平時(shí)，將正輸入置于低電平，而負(fù)輸入置于高電平。這樣電路的狀態(tài)穩(wěn)定，不會(huì)出現(xiàn)電源電流忽然變大的現(xiàn)象。按照這兩中處理方法對(duì)上述電路重新進(jìn)行閂鎖試驗(yàn)，未出現(xiàn)大電流的情況，閂鎖測(cè)試合格。

3）并不是所有管腳都需要執(zhí)行相同的測(cè)試標(biāo)準(zhǔn)，要分析電路的實(shí)際情況，根據(jù)電路的實(shí)際情況進(jìn)行相應(yīng)的測(cè)試。例如在復(fù)雜集成電路中，有些管腳，例如通過無(wú)源元件（電阻、電容）與電源或者地直接相連的管腳，如圖2～5 所示，這些管腳電位固定，觸發(fā)閂鎖的可能性非常小，通常不需要進(jìn)行閂鎖測(cè)試；通過無(wú)源元件（電阻、電容）相連接的兩個(gè)管腳，如圖6、圖7 所示，通常不會(huì)有其它浪涌信號(hào)出現(xiàn)在這兩個(gè)管腳之間，所以觸發(fā)閂鎖的可能性較小，也不需要進(jìn)行閂鎖測(cè)試。有些管腳，存在串聯(lián)電阻，如圖8 所示，在進(jìn)行閂鎖測(cè)試時(shí)，需要依據(jù)加載在該管腳的電壓值除以電阻值計(jì)算出注入的觸發(fā)電流。如果管腳串聯(lián)電容，如圖9 所示。閂鎖測(cè)試時(shí)可不帶電容進(jìn)行測(cè)試，但是需要通過假設(shè)信號(hào)端在最壞情況下的電壓瞬變值，來(lái)計(jì)算出觸發(fā)電流的值[2]。

圖3 某管腳通過電阻接電源

圖4 某管腳通過電容接地

圖5 某管腳通過電容接電源

圖6 兩管腳通過電阻相連接

圖7 兩管腳通過電容相連接

圖8 管腳存在電容

圖9 管腳存在電阻

4）對(duì)于可配置的I/O 引腳，若測(cè)試時(shí)無(wú)法判斷其是輸入還是輸出，可當(dāng)作輸出處理。如能判斷其輸入輸出屬性，根據(jù)其實(shí)時(shí)屬性參與接高或者接低進(jìn)行閂鎖測(cè)試。

5）集成電路中的NC 引腳、接地引腳以及與時(shí)間相關(guān)的引腳不需要進(jìn)行測(cè)試。

6）電路中有些管腳是按電源類的規(guī)則命名的，而實(shí)際上它們并不是電源管腳，屬于非電源類管腳，例如Vref，在進(jìn)行閂鎖測(cè)試時(shí)，按輸入處理，進(jìn)行電流測(cè)試。

4 集成電路閂鎖測(cè)試過程中的注意事項(xiàng)

為了保證閂鎖測(cè)試的有效性，在閂鎖測(cè)試過程中需要注意以下兩個(gè)方面：

1）在測(cè)試過程中，要關(guān)注被測(cè)電路測(cè)試數(shù)據(jù)中電源電流的值。正常情況下，測(cè)試過程中電路的標(biāo)稱電流Ionm 值較小且具有重復(fù)再現(xiàn)性。如果測(cè)試到的電源電流標(biāo)稱值太大或者不穩(wěn)定，說明有輸入管腳的狀態(tài)沒有設(shè)置正確。此時(shí)，要檢查一些特殊管腳，如時(shí)鐘、使能、差分等端口是否在合適的工作狀態(tài)。

2）在閂鎖測(cè)試過程中，需要關(guān)注電流測(cè)試數(shù)據(jù)中實(shí)際觸發(fā)電流和過壓測(cè)試中實(shí)際觸發(fā)電壓的值。在實(shí)際測(cè)試中，由于鉗位電流和鉗位電壓的限制，使得實(shí)際觸發(fā)電流和實(shí)際觸發(fā)電壓達(dá)不到設(shè)定的值。如表3 中所示的某輸入管腳的電流測(cè)試結(jié)果。該輸入管腳的觸發(fā)電流為100 mA，輸入管腳的鉗位電壓=1.5V1=1.5*1.8=2.7 V。而實(shí)際觸發(fā)時(shí)觸發(fā)電流只達(dá)到62.17 mA，由于實(shí)際觸發(fā)電壓達(dá)到了測(cè)試管腳的鉗位電壓2.7 V，所以觸發(fā)電流不能再增大。這種情況雖然沒有違反失效判據(jù)，且閂鎖測(cè)試后電路ATE 測(cè)試無(wú)異常，理論上可以判該管腳能通過100 mA 的電流測(cè)試，但實(shí)際上100 mA 的電流測(cè)試是無(wú)效的，有效電流為62.17 mA。如果將輸入管腳的鉗位電壓增大，測(cè)試過程中會(huì)導(dǎo)致該管腳端口發(fā)生燒蝕，電路失效，但電路的失效不是由于閂鎖造成的，而是電路管腳端口引入了大于管腳端口能承受的最大電流導(dǎo)致。這種情況，測(cè)試過程中按標(biāo)準(zhǔn)要求設(shè)置好鉗位電壓和電流，并在測(cè)試結(jié)果中記錄實(shí)際觸發(fā)電流和電壓，讓委托方知悉測(cè)試情況。

表3 鉗位電壓限制時(shí)輸入管腳電流測(cè)試結(jié)果

5 結(jié)論

為了能夠很好地表征出集成電路的抗閂鎖能力，在集成電路閂鎖測(cè)試過程中，正確理解和執(zhí)行集成電路的閂鎖測(cè)試標(biāo)準(zhǔn)尤為重要。但有些集成電路的結(jié)構(gòu)和功能較為復(fù)雜，它包含有相當(dāng)數(shù)量的特殊性質(zhì)的管腳。正確處理這些特殊性質(zhì)管腳的方法，對(duì)準(zhǔn)確評(píng)估集成電路的抗閂鎖能力也十分關(guān)鍵。此外，通過閂鎖測(cè)試數(shù)據(jù)，能夠發(fā)現(xiàn)并解決測(cè)試過程中存在的問題，也是閂鎖測(cè)試中的難點(diǎn)。