王相昂，馬詩洋，劉悅，李永佳

（中國電子科技集團公司第五十八研究所，江蘇無錫 214072）

波控系統(tǒng)的主要任務是在滿足雷達的環(huán)控條件下，根據(jù)雷達控制的指令完成對天線陣面波束合成的實時控制[1]，主要負責將移相碼、衰減碼、控制碼等波控碼和相關時序信號實時分配轉(zhuǎn)發(fā)給TR 組件、延時放大組件等微波組件，實現(xiàn)天線波束的電控掃描。

相控陣雷達的有源通道數(shù)，與傳統(tǒng)雷達相比較有較大增加，在一般機載雷達中通道數(shù)量達1 000～2 000[2-3]。所以信號的傳輸通常使用總線的方式，進而降低板間連接器與線纜的數(shù)量及重量，而總線的選擇，通常選用RS422 總線[4]。該設計選用MLVDS作為通信總線，MLVDS 作為多點LVDS，可以驅(qū)動多個收發(fā)器實現(xiàn)總線的互聯(lián)應用，其具有高傳輸速率、低功耗和低噪聲的特點[5]。波控單元的主控芯片有較多選擇，例如FPGA、ASIC 等，相比較于ASIC 而言，F(xiàn)PGA 的程序可隨意更改，以便適應多變的應用環(huán)境和系統(tǒng)參數(shù)。在航天領域中，通常SRAM 型FPGA 抗單粒子翻轉(zhuǎn)的能力較差，而反熔絲FPGA 本身對輻照免疫，可靠性較高，在航天領域應用較為廣泛[6-8]。早期國內(nèi)外航天器所需的FPGA 產(chǎn)品均來自美國的Actel 公司，而當前為應對西方對我國的技術封鎖和核心元器件禁運，亟需實現(xiàn)反熔絲FPGA 產(chǎn)品的國產(chǎn)化[9-11]。

該設計中采用中國電科58 所的反熔絲FPGA 型號為JRT54SX72A 作為控制器，MLVDS 接口采用中國電科58 所宇航級芯片JRMLVD201，完成多節(jié)點數(shù)據(jù)傳輸，在此基礎上設計實現(xiàn)了一種波控單元設計。

1 波控系統(tǒng)總體框架設計

該文設計的波控單元通信主要由RS422接收器、FPGA 控制器、MLVDS 總線接口及電源組成。模擬主控將波控碼和時序信號以RS422 差分信號形式送入波控單元的RS422 接收器。RS422 接收器將波控碼和時序差分信號轉(zhuǎn)換成單端信號送給FPGA 控制器；FPGA 控制器完成串/并轉(zhuǎn)換后，校驗判斷波控碼的正確性，正確的數(shù)據(jù)進行多路分發(fā)到ASIC 組件中，錯誤數(shù)據(jù)被丟棄，并告知主控重新下發(fā)碼值。為了驗證該波控單元的功能，設計了測試系統(tǒng)，主要由模擬主控、波控、ASIC 組件組成，連接關系如圖1 所示。所謂ASIC 組件是指在很多微波組件中，組件控制芯片是定制的ASIC，與射頻芯片集成在TR組件內(nèi)[12-13]。

圖1 波控系統(tǒng)信號流框圖

由于微波組件的數(shù)量較多，因而時序信號采用總線的形式以降低電纜的數(shù)量和整機質(zhì)量，通常選用RS422 總線；在工程上RS422 接口芯片作為總線時，最多驅(qū)動8 個器件，且只能傳輸單向信號，而該波控單元產(chǎn)生的MLVDS 信號以總線形式傳輸，每個MLVDS 芯片驅(qū)動16 個ASIC 組件，并且可以傳輸雙向信號。

MLVDS 支持多節(jié)點互連的拓撲結構，可提供較高的數(shù)據(jù)傳輸速率(理論上高達500 Mb/s)和更低的功耗[14]；該設計依托某星載項目，考慮主備芯片交叉?zhèn)浞?，單路實現(xiàn)了驅(qū)動16 個組件，其中CLK 為單向信號，DATA 為雙向信號，就波控系統(tǒng)而言，考慮冷備份單路只需要4 顆JRMLVD201 芯片。波控單元MLVDS 接口冷備份方案如圖2 所示。

圖2 波控單元MLVDS接口冷備份方案

波控單元板卡采用冷備份方式進行設計，所以系統(tǒng)只能對主機或者備機單獨上電。波控單元通過板載連接器和對外甩線的方式與組件通信。根據(jù)數(shù)據(jù)傳輸線理論，數(shù)據(jù)傳輸?shù)乃俾始斑h近除了選定合適的電平類型，驅(qū)動芯片，還有傳輸載體及傳輸線的選取[15-16]。該設計的線纜采用等長雙絞線加屏蔽的方式，同時選擇高速低損耗的傳輸材質(zhì)。

2 MLVDS接口硬件電路設計

JRMLVD201 是抗輻射多點低壓差分信號（MLVDS）驅(qū)動器和接收器，相比LVDS 標準TIA/EIA-644，MLVDS 標準增加了多點應用。驅(qū)動器輸出支持的最小負載可達30 Ω，同時具備冷備份功能。

圖3為JRMLVD201硬件設計圖，其中包括發(fā)送給TR 組件的數(shù)據(jù)信號TR_DATA、時鐘信號TR_CLK、模式控制信號RE、DE，其中CLK 與DATA 信號均由FPGA 控制產(chǎn)生，并經(jīng)JRMLVD201 轉(zhuǎn)換成MLVDS 差分信號送給各微波組件，RE、DE 信號通過TTL 電平加BUFFER 后，直接發(fā)送給各ASIC 組件。

圖3 JRMLVD201電路圖

波控單元發(fā)給各ASIC 組件的控制信號采用點對點通信方式，這是為了保證分發(fā)給各微波組件的數(shù)據(jù)能同時到達，保證布相時間的一致性。波控單元發(fā)給各微波組件的時序控制及數(shù)據(jù)信號采用MLVDS 總線的形式，設計的每路MLVDS 總線掛載16 個微波組件即“1 拖16”結構，這樣做的目的是為了控制電纜的數(shù)量和整機重量。

設計中的MLVDS 應用半雙工鏈路，即在相同總線中包含多個驅(qū)動器與多個接收器，端接電阻器位于總線的兩端。在該拓撲中必須采用雙端接地，以支持位于整個傳輸線路中不同點的多個驅(qū)動器。由于這兩個端接電阻以并聯(lián)形式連接，因此多點驅(qū)動器所能看到的有效電阻為50 Ω，其計算公式如式（1）所示：

根據(jù)傳輸線理論，當負載阻抗等于傳輸線特征阻抗時，入射波才能被負載完全吸收不會產(chǎn)生信號反射，為此在連接多個MLVDS 接收器的“總線式”通信拓撲中，需要在最遠一個接收器的前端并接一個820 Ω終端匹配電阻，使得16 個組件得到最佳的匹配電阻約50 Ω。

3 MLVDS總線打碼方式設計

該設計中由于ASIC 組件數(shù)量較多，波控單元的FPGA 打碼信號線與實際的ASIC 組件連線不是點對點關系，通過將組編號與通道號設置成相應的映射關系，這種關系為矩陣映射關系。這樣就牽涉到信號線的復用，通過MLVDS 電平傳輸CLK/DATA 與RE/DE 信號，以二維矩陣的控制方式選擇具體通道。

圖4 中橫軸為復用的16 個RE/DE 通道，縱軸為7 組CLK/DATA 通道。當要選擇具體通道時，使能相應的RE/DE 通道和CLK/DATA 通道即可，例如圖中所選擇的打碼/回讀通道為67 通道。

圖4 通道選擇矩陣控制圖

在ASIC 組件進行打碼之前，首先需要把ASIC芯片設置為接收狀態(tài)，如圖5 中的RE 與DE 分別設置為1 和0；同樣與ASIC 組件相連接的用于傳輸數(shù)據(jù)和時鐘的JRMLVD201 芯片的RE 信號設置為1，DE 信號設置為1，這樣MLVDS 信號才可以用于向外傳輸數(shù)據(jù)，回讀過程與之相反。

圖5 ASIC組件打碼回讀波形圖

4 測試分析

測試平臺配備一塊模擬主控板，通過RS422 接口發(fā)送遙控指令，波控板收到遙控數(shù)據(jù)后，提取有效打碼信息，最后把打碼數(shù)據(jù)下發(fā)給相應的ASIC 組件。模擬主控板通過網(wǎng)口與上位機通信，由PC 機經(jīng)以太網(wǎng)網(wǎng)口使用UDP/TCP 協(xié)議下發(fā)控制命令，通過RS422 下發(fā)到波控板，再經(jīng)過MLVDS 接口到各個ASIC 組件，該波控單元的測試系統(tǒng)如圖6 所示。

圖6 測試實物圖

圖7 上位機界面

PC 機的功能是通過網(wǎng)口接收并顯示測試主板統(tǒng)計的波控系統(tǒng)接收的遙控包數(shù)和通道打碼狀態(tài)信息，帶寬為1 000 Mb/s。上位機界面有自動打碼和手動打碼兩種選擇，有誤碼率和誤碼次數(shù)的統(tǒng)計。在測試的過程中，上位機負責生成隨機碼，由模擬主控通過RS422 送入波控單元。波控單元中RS422 接口通信模塊用于收發(fā)管理，再由FPGA 負責提取報文中的打碼信息和對ASIC 組件進行回讀校驗，并記錄組件的打碼狀態(tài)。

為了對MLVDS 總線數(shù)據(jù)傳輸速率和帶載能力進行評估，在上位機界面選擇不同打碼間隔時間，從而計算出一定時間內(nèi)上位機下發(fā)的數(shù)據(jù)量，即可計算出傳輸速率。通過插拔后端ASIC 組件數(shù)量來控制MLVDS 帶載能力。

測試方法如下：該測試系統(tǒng)中1-7 組的ASIC 組件數(shù)量均為16 個，持續(xù)測試時長為2 h，若在2 h 的測試中上位機界面沒有出現(xiàn)誤碼觸發(fā)，則此組可達到目前設置的測試速率，后續(xù)繼續(xù)縮短打碼時間間隔增加測試速率，直到上位機出現(xiàn)誤碼觸發(fā)，以此記錄當前組最大傳輸速率。

由于在PCB 上的1-7 組走線長度各不相同，因此各組之間速率會有差異，從圖8-11 可以看出，數(shù)據(jù)傳輸速率穩(wěn)定在10～20 Mb/s 之間，實現(xiàn)從波控單元到ASIC 組件“1 拖16”結構通信。當波控單元到ASIC 組件甩線長度為1 000 mm 時，其中速率最高可達18.7 Mb/s；當線長為500 mm 時，速率最高可達20.32 Mb/s；當線長為250 mm 時，速率最高可達22.3 Mb/s。

圖8 線長1 500 mm時各組傳輸速率測試曲線

圖9 線長1 000 mm時各組傳輸速率測試曲線

圖10 線長500 mm時各組傳輸速率測試曲線

圖11 線長250 mm時各組傳輸速率測試曲線

5 結論

該文基于MLVDS 接口電路作為總線傳輸設計的波控單元，采用反熔絲FPGA 作為主控制器[17-18]，經(jīng)過實驗該波控單元通過1 拖16 線纜傳輸，傳輸距離為1 000 mm 時，傳輸速率可達18.7 Mb/s，板卡總功耗僅為1.5 W；該設計可滿足一般相控陣雷達上波控單元的使用需求。相比較RS422 接口芯片為總線傳輸，采用MLVDS 總線接口，可使得波控單元設計尺寸、質(zhì)量、芯片數(shù)量均有所降低。