徐小明，紀(jì)萍，朱國靈，季振凱

（無錫中微億芯有限公司，江蘇 無錫 214072）

1 引言

萬物互聯(lián)、人工智能使半導(dǎo)體進(jìn)入了一個嶄新的時代，數(shù)字信號處理的需求倍增，對處理器的性能要求也越來越高。芯片工藝制程從原來的微米級發(fā)展到現(xiàn)在的納米級。一般來說，制程越小工作電壓越低，電源的噪聲容限越小。FPGA、CPU、GPU、DSP 等數(shù)字電路存在大量的開關(guān)高速切換狀態(tài)，會給電源網(wǎng)絡(luò)帶來噪聲。當(dāng)電源網(wǎng)絡(luò)噪聲嚴(yán)重時會干擾芯片的正常工作，導(dǎo)致出現(xiàn)運(yùn)算錯誤或者芯片無法工作。

FPGA、CPU、GPU、DSP 等數(shù)字電路具有管腳多、性能高、速度快、封裝密度高等特點(diǎn)，所以其封裝基本采用倒裝芯片－球形柵格陣列（FC-BGA）封裝形式。FC-BGA 具有相對較低的封裝寄生參數(shù)，解決了中小型芯片對封裝電性能的要求。大型芯片的封裝則必須借助無源器件來提高芯片的穩(wěn)定性。小型化芯片留給無源器件的空間有限，在相同容值下的芯片尺寸越小，電容等效串聯(lián)電阻（ESR）值越低，電容才能更好地發(fā)揮作用，因此選擇合適的電容非常重要。

傳統(tǒng)的方法采用典型的電感印制板和封裝幾何結(jié)構(gòu)分析，通過電子數(shù)據(jù)表格上面的“抽取”表來執(zhí)行計(jì)算，得到寄生參數(shù)[1]。此方法需要對整個結(jié)構(gòu)分析透徹，電子數(shù)據(jù)表格的數(shù)據(jù)準(zhǔn)確無誤，加上計(jì)算公式復(fù)雜且花費(fèi)時間久，容易在計(jì)算時出現(xiàn)錯誤，因此通過計(jì)算結(jié)果得到的模型容易有誤，導(dǎo)致電源分配網(wǎng)絡(luò)（PDN）全鏈路仿真不準(zhǔn)確，選擇的貼裝電容不合適。本文研究將S 參數(shù)模型應(yīng)用到PDN 全鏈路結(jié)構(gòu)中，通過PDN 全鏈路結(jié)構(gòu)仿真準(zhǔn)確選擇去耦電容，以節(jié)約設(shè)計(jì)時間，提高效率，降低產(chǎn)品成本，提高芯片質(zhì)量。

2 PDN 全鏈路結(jié)構(gòu)

PDN 全鏈路結(jié)構(gòu)如圖1 所示，其由4 個部分組成。第一個模塊是電壓調(diào)節(jié)模塊（VRM），為芯片提供不同的電壓；第二個模塊是由PCB 提取的電阻、電感、電容（RLC）參數(shù)或S 參數(shù)模型，上下標(biāo)注的電源電容表示電源和地（GND）之間的去耦電容；第三個模塊是由封裝提取的RLC 參數(shù)或者S 參數(shù)模型，其中包括凸點(diǎn)、焊球和基板等，圖1 中的封裝電容表示在封裝基板上貼裝在電源和GND 之間的去耦電容；第四個模塊是從芯片中提取的片上電源模型或通過芯片的性能參數(shù)構(gòu)建的標(biāo)準(zhǔn)模型，片上電容是芯片內(nèi)部的去耦電容，如果此電容器不夠大，則系統(tǒng)的其余部分進(jìn)行任何補(bǔ)償都不起作用。S 參數(shù)模型為PDN 全鏈路結(jié)構(gòu)的核心部分。

圖1 PDN 全鏈路結(jié)構(gòu)

3 S 參數(shù)模型

S 參數(shù)模型是在入射波和反射波關(guān)系基礎(chǔ)上建立的網(wǎng)絡(luò)參數(shù)。S 參數(shù)又名散射參數(shù)，是描述分散程度和大小的量，散射矩陣能夠反映端口的入射能量和反射能量的關(guān)系。圖2 為二端口模型原理圖，Sij表示從j 端口進(jìn)入，在i 端口測量到的能量比的平方根。如S11表示在Port[1]測量的反射能量與輸入能量之比的平方根，稱為反射系數(shù)。S21表示在Port[2]測量的插入能量與Port[1]的輸入能量之比的平方根，稱為傳輸系數(shù)。S11、S12、S21、S22形成的復(fù)數(shù)矩陣稱為S 參數(shù)模型，如圖3所示。

圖2 二端口模型原理圖

圖3 S 參數(shù)模型

S 參數(shù)模型包含了全部網(wǎng)絡(luò)（NET）的電磁場物理特性，在全鏈路結(jié)構(gòu)中的電源噪聲主要來源于芯片上的開關(guān)電容。器件的頻率變高，電源噪聲的震蕩頻率增高，導(dǎo)致瞬態(tài)電流變大，目標(biāo)阻抗降低。PDN 并不是靜態(tài)分析，而是動態(tài)高頻狀態(tài)分析，所以采用S 參數(shù)模型比提取RLC 數(shù)值更加準(zhǔn)確有效。

4 頻域分析

封裝和ESR 限定了電容的封裝尺寸，使用頻域目標(biāo)阻抗法（FDTIM）確定電容器的容量和數(shù)量，原理是“Bandini 山”的特性阻抗低于目標(biāo)阻抗得到平坦阻抗曲線。瞬態(tài)電流決定目標(biāo)阻抗，其關(guān)系見式（1）：

其中，Ztarget-AC為交流電流（AC）目標(biāo)阻抗，Vdd為芯片電源電壓，TAC為芯片電源電壓容差，Itransient為芯片瞬態(tài)電流。

當(dāng)芯片電源電壓Vdd為1.8 V、TAC為5%、Itransient為4.5 A 時，通過式（1）計(jì)算出Ztarget-AC為0.02 Ω。那么全鏈路的“Bandini 山”的特性阻抗低于目標(biāo)阻抗0.02 Ω 就能滿足設(shè)計(jì)要求。

使用 Ansys 家族中的 SIwave 軟件提取FC-BGA1927 封裝基板的S 參數(shù)模型，將封裝基板模型導(dǎo)入ADS 軟件中得到阻抗曲線，如圖4 所示。可以看出，在210.0 MHz 處顯示了“Bandini 山”，其值為0.799 Ω，遠(yuǎn)遠(yuǎn)大于目標(biāo)阻抗（0.02 Ω）的標(biāo)準(zhǔn)。這時需要在封裝基板上增加電容進(jìn)行優(yōu)化。由于封裝基板面積受限，不可能選擇尺寸大或者數(shù)量多的電容。且封裝電容并不是數(shù)量越多越好，較多的電容并聯(lián)會降低ESR 和阻尼，可能會帶來較高的峰值阻抗。如果安裝1個電容器，其寄生電感為1 nH，此時系統(tǒng)已經(jīng)被優(yōu)化。那么當(dāng)50 個電容器并聯(lián)時，它們的等效電感為20 pH，此時系統(tǒng)感性降低，系統(tǒng)容性增強(qiáng)，峰值阻抗會因感性降低破壞原已優(yōu)化的系統(tǒng)而提高。選擇單個優(yōu)化的電容為最佳方法，既能夠滿足設(shè)計(jì)需求，又能夠降低產(chǎn)品成本。

圖4 封裝基板的阻抗曲線

通過上述分析，在封裝基板上加裝一顆0402 型寄生電感為1 nF 的電容，重新提取模型進(jìn)行仿真，得到如圖5 所示的阻抗曲線。阻抗峰移動到頻率為50.0MHz處，其阻抗值為0.018 Ω，剛好低于目標(biāo)阻抗（0.02 Ω），此時全頻段都能滿足芯片的性能。在頻率為210.0 MHz處，增加電容使阻抗值由原來的7.799 Ω 降至7.579×10-4Ω，可滿足芯片的工作要求。

圖5 加裝電容后封裝基板的阻抗曲線

去除或者未安裝去耦電容器時，頻率不在阻抗峰處的芯片仍然可以較好地工作。假設(shè)測試碼所產(chǎn)生的瞬態(tài)電流的頻率分量遠(yuǎn)離“Bandini 山”的阻抗峰處，在此頻率下的阻抗值低于目標(biāo)阻抗值，則瞬態(tài)電流通過PDN 阻抗所產(chǎn)生的電壓噪聲并不會影響芯片的工作狀態(tài)。

5 時域分析

用ADS 軟件進(jìn)行全鏈路時域仿真，驗(yàn)證在封裝基板上貼裝單顆優(yōu)化電容的優(yōu)化效果。全鏈路仿真中使用的是典型的開關(guān)電容電路模型，如圖6 所示。圖6 中的電容包含負(fù)載電容和去耦電容，它們統(tǒng)稱為片上電容。一般情況下片上去耦電容的容量是負(fù)載電容的9倍。如果片上的去耦電容不夠大，則VRM、PCB 電容和封裝基板電容等任何補(bǔ)償都是無效的，因此封裝中的能量補(bǔ)償也要以片上去耦電容足夠大為前提。圖中的時鐘控制開關(guān)是模擬芯片中的CMOS 動態(tài)邏輯，后方的受控源模擬CMOS 泄漏電流。

圖6 典型的開關(guān)電容電路模型

使用圖6 所示的開關(guān)電容瞬時電流電路模型、封裝S 模型、PCB 的S 模型及VRM 模型，采用ADS 軟件進(jìn)行全鏈路仿真。當(dāng)未加裝封裝電容時，在頻率為210.0 MHz 處的“Bandini 山”仿真結(jié)果如圖7 所示。Vball為焊球處電壓。電路上電350 ns 后，電壓達(dá)到平穩(wěn)狀態(tài)。因電路受到時鐘的控制而翻轉(zhuǎn)，致使電壓產(chǎn)生波動，所以發(fā)生振鈴響應(yīng)。標(biāo)注電壓曲線的最高點(diǎn)為2.043 V，最低點(diǎn)為1.592 V，這2 個數(shù)值都已經(jīng)超出了AC 容差為5%的標(biāo)準(zhǔn)，與阻抗峰不滿足目標(biāo)阻抗的結(jié)論一致。

圖7 “Bandini 山”仿真結(jié)果（未加裝封裝電容）

為了滿足電路的電性能需求，在封裝基板上貼裝一顆0402 型寄生電感為1 nF 的去耦電容后重新進(jìn)行仿真。在頻率為210.0 MHz 處的“Bandini 山”仿真結(jié)果如圖8 所示。當(dāng)電壓穩(wěn)定后，標(biāo)注電壓最高點(diǎn)為1.836 V，最低點(diǎn)為1.745 V，完全滿足AC 容差為5%的標(biāo)準(zhǔn)，與滿足阻抗峰小于目標(biāo)阻抗的結(jié)論完全一致。

圖8 “Bandini 山”仿真結(jié)果（加裝封裝電容）

封裝后對電路焊球處的電壓進(jìn)行測量，其電源紋波ΔY 為40.5 mV，不僅滿足AC 容差為5%的標(biāo)準(zhǔn)，而且非常接近仿真值m1 與m2 的差（91 mV）。

6 結(jié)論

本文研究了封裝設(shè)計(jì)中通過仿真快速選擇去耦電容的方法，發(fā)現(xiàn)采用S 模型用于PDN 仿真的方法能夠提高準(zhǔn)確性，降低人工計(jì)算工作量。使用ADS 進(jìn)行頻域阻抗分析來確定封裝電容的容值，并用時域分析方法驗(yàn)證采用頻域阻抗分析法選取的封裝電容容值的正確性。