史如新，嵇建飛，張偉

（1.國網(wǎng)江蘇省電力有限公司常州供電分公司，常州 213000；2.國網(wǎng)江蘇省電力有限公司電力科學(xué)研究院，南京 210094）

引言

智能電網(wǎng)是一個綜合各種技術(shù)的電力工程，其運(yùn)行過程中產(chǎn)生的電磁場和射頻干擾導(dǎo)致集成電路的工作環(huán)境差，運(yùn)算放大器的高故障率，給電網(wǎng)的安全穩(wěn)定運(yùn)行帶來危險[1,2]。

瞬態(tài)干擾通過傳導(dǎo)耦合和輻射耦合進(jìn)入運(yùn)算放大器的MOS管中，導(dǎo)致工作電壓偏移。當(dāng)能量過大或偏移超過安全臨界值時，集成電路容易發(fā)生擊穿或故障，最終影響系統(tǒng)的安全運(yùn)行[3,4]。

在文獻(xiàn)[5]中，基于黑盒建模方法，建立了集成電路的靜電放電（ESD）干擾模型，研究了智能電力設(shè)備的瞬態(tài)干擾行為和物理結(jié)構(gòu)的抗干擾能力，實(shí)現(xiàn)了對電力設(shè)備ESD魯棒性的準(zhǔn)確預(yù)測。在文獻(xiàn)[6-8]中，設(shè)計了帶有瞬態(tài)脈沖和瞬態(tài)電壓檢測的ESD鉗位電路，驗(yàn)證了具有12 V雙擴(kuò)散漏源MOS器件的高壓CMOS工作過程，揭示了CMOS的ESD干擾特性。

隨著半導(dǎo)體行業(yè)發(fā)展，半導(dǎo)體溝道長度不斷減少，集成電路晶體管制造尺寸也越來越小，芯片單位面積內(nèi)集成晶體管數(shù)目不斷增多，芯片密度增大，核心電壓大幅降低，時鐘頻率不斷增高，導(dǎo)致芯片對系統(tǒng)內(nèi)部模塊間的干擾越來越敏感[9]。根據(jù)天線理論，信號線尺寸在1/4波長時，將產(chǎn)生天線效應(yīng)，而在高頻（3~30）GHz情況下，芯片管腳、封裝尺寸很容易到達(dá)這個長度，甚至內(nèi)部鍵合線的尺寸也接近1/4波長。在這種情況下，集成電路上的高頻干擾源易通過這些線路耦合到芯片內(nèi)部，對芯片工作產(chǎn)生影響[10]。

靜電放電（Electrostatic Discharge，ESD）作為一種強(qiáng)脈沖干擾，對我國軍事裝備、航空航天、衛(wèi)星通信、智能制造等關(guān)鍵領(lǐng)域的發(fā)展產(chǎn)生了阻礙[11]。根據(jù)半導(dǎo)體行業(yè)相關(guān)失效數(shù)據(jù)分析的統(tǒng)計，ESD造成損害成本每年高達(dá)數(shù)十億美元。ESD/EOS（Electrical Over Stres，電氣過應(yīng)力）導(dǎo)致集成電路失效占總體失效比例的37 %，是集成電路失效的主要因素[12]。由于集成電路ESD防護(hù)窗口的設(shè)計會隨著集成電路制造工藝提升而不斷減小，導(dǎo)致ESD防護(hù)也越來越困難，需定制專門的ESD防護(hù)方案，因此相應(yīng)設(shè)計成本也會增加[13]。

上述研究都研究了ESD對MOS管的影響，但是這些研究僅關(guān)注單個晶體管的工作特性，而實(shí)際上集成電路由多個晶體管組成。由于ESD的影響，現(xiàn)有的研究無法確定具體的故障晶體管。本文提出了一種基于SPICE模型分析運(yùn)算放大器MOS故障機(jī)制的方法，可以準(zhǔn)確定位導(dǎo)致集成電路失效的晶體管。

2 運(yùn)算放器的ESD效應(yīng)分析

如圖1所示，UA741的有源元件主要是非線性晶體管。本文以NMOS為例，研究了ESD干擾對NMOS工作特性的影響。

圖1 UA741運(yùn)算放大器的內(nèi)部結(jié)構(gòu)

根據(jù)跨導(dǎo)的定義，NMOS的柵源電壓Ugs為：

式中：

Uth—閾值電壓；

W—溝道寬度；

L—溝道長度；

μ—電子遷移率；

Cox—氧化層電容；

IDD和IESD—供應(yīng)電流和干擾電流。

輸入電流Iin為：

假設(shè)峰值瞬態(tài)干擾電流與電源電流之比為λ：

根據(jù)式（2）和式（3）

根據(jù)式（1）和式（4）

可以得到式（5）和式（6）的泰勒展開式：

通過對式（6）進(jìn)行積分，可以得到柵源平均電壓，即電壓的直流（DC）分量。

從（7）式可以看出，ESD干擾降低了柵源的直流電壓并引起偏移。由于晶體管的非線性特性，在MOS沒有任何直流分量的情況下被激勵時，晶體管的直流工作點(diǎn)會大幅偏移。

3 基于SPICE模型的MOS故障機(jī)理

ESD脈沖的負(fù)極性模式如圖2所示，UA741運(yùn)算放大器的VDD和VSS引腳連接到正常工作電源，差分輸入引腳IN-和IN+接地，N1和N2連接到零電壓以確保在沒有輸入時輸出為零，而瞬態(tài)脈沖則通過VSS引腳注入。

圖2 UA741在負(fù)模式下的ESD干擾

從圖3可以看出，輸出端口受到高幅值的ESD電壓耦合，波形類似ESD脈沖。2 μs后，ESD脈沖消失，穩(wěn)定的輸出電壓為-11 V，與正常輸出電壓相差11 V，工作狀態(tài)異常。

圖3 UA741的輸出電壓

根據(jù)故障理論分析，研究了圖1中M1、M2、M3和M4端口的電壓和電流特性，并確定了導(dǎo)致UA741運(yùn)放失效的MOS晶體管。

從圖4可以看出，M1的源、柵和漏極電壓都受到ESD脈沖的耦合，最大值分別為-8.8 V、-9.7 V和-10.5 V。M1的源、柵和漏極電流發(fā)生劇烈變化，產(chǎn)生高頻噪聲，其中柵極電流變化最大，最小達(dá)到-384 μA，遠(yuǎn)低于正常工作狀態(tài)下的8.3 μA。雖然端口電壓和電流在20 ns后回到正常工作狀態(tài)，但電壓和電流的幅值變化很大，M1容易出現(xiàn)反向電壓。

圖4 M1晶體管的端口電壓和電流特性

如圖5所示，M2的源電壓受ESD的影響較小，而柵極和漏極電壓受到的影響較大，兩者都與ESD脈沖耦合，最大值分別為-8.6 V和-10 V。M2的源電流變化最為劇烈，最小值為-197 μA，最大值為596 μA，嚴(yán)重偏離了398 μA的正常工作電流。雖然端口電壓和電流在20 ns后恢復(fù)到正常工作狀態(tài)，但是電壓和電流的振幅變化很大，M2容易出現(xiàn)反向電壓。

圖5 M2晶體管的端口電壓和電流特性

從圖6可以看出，M3的源電壓具有非常大的工作電壓偏移量。ESD脈沖消失后，源電壓從-835 mV的正常工作電壓降至-12 V。此外，從圖6（b）可以看出，M3的源漏電流偏離了正常工作電流，ESD消失后未能恢復(fù)正常。電壓和電流的兩個特性都表明，M3晶體管已經(jīng)損壞。

圖6 M3晶體管的端口電壓和電流特性

從圖7可以看出，M4的源極、柵極和漏極電壓都經(jīng)歷了相當(dāng)大的工作電壓偏移，在ESD脈沖消失后仍未恢復(fù)正常。此外，從圖7（b）可以看出，M4的源漏電流與正常工作電流相差很大，但在ESD消失后恢復(fù)正常。電壓特性結(jié)果表明M4晶體管已經(jīng)損壞。

圖7 M4晶體管的端口電壓和電流特性

4 結(jié)論

本文提出了一種基于SPICE模型研究模擬運(yùn)算放大器故障機(jī)制的方法。研究了ESD造成MOS晶體管工作電壓偏移的理論，并影響集成電路的正常運(yùn)行。UA741 ESD特性的仿真驗(yàn)證了內(nèi)部MOS工作電壓偏移是UA741故障的根本原因，并確定了故障晶體管位于放大器級M3和輸出級M4。本文為精確定位集成電路的故障點(diǎn)提供了參考，并為有針對性的瞬態(tài)干擾抑制提供了理論基礎(chǔ)。通過本文的研究，我們深入了解了ESD對運(yùn)算放大器的影響及其故障機(jī)制，為進(jìn)一步研究ESD抑制提供了有價值的參考。我們提出的一種基于SPICE模型的方法來研究運(yùn)算放大器的故障機(jī)制，該方法可以幫助我們更準(zhǔn)確地定位故障點(diǎn)，提高集成電路的可靠性。我們的研究不僅有助于提高智能電網(wǎng)電路和電力設(shè)備的安全性和穩(wěn)定性，也對其他領(lǐng)域的電路和電子設(shè)備的可靠性提供了參考價值。在未來的研究中，我們將進(jìn)一步探究ESD抑制的方法，并優(yōu)化電路設(shè)計以提高抗ESD干擾的能力。