張 麗，沈劍良，李沛杰

（中國(guó)人民解放軍戰(zhàn)略支援部隊(duì)信息工程大學(xué) 信息技術(shù)研究所，河南 鄭州 450002）

0 引 言

隨著片上系統(tǒng)的發(fā)展，出現(xiàn)了數(shù)千萬(wàn)門級(jí)的ASIC電路，針對(duì)如此大規(guī)模的電路，有效準(zhǔn)確的驗(yàn)證變得尤為重要。功能驗(yàn)證和時(shí)序驗(yàn)證是保證芯片功能符合設(shè)計(jì)需求的重要手段。20世紀(jì)90年代中期，靜態(tài)時(shí)序分析（Static Timing Analysis，STA）的概念被提出，其通過(guò)分析電路拓?fù)鋪?lái)靜態(tài)計(jì)算電路中不同信號(hào)的時(shí)間，以判斷是否滿足時(shí)序要求[1-4]。靜態(tài)時(shí)序分析依賴于時(shí)序約束文件，好的時(shí)序約束設(shè)計(jì)可以正確體現(xiàn)芯片的設(shè)計(jì)需求，最終實(shí)現(xiàn)芯片的正常通信功能。

RapidIO互連技術(shù)是一種高性能、低引腳數(shù)、基于報(bào)文交換的互連體系結(jié)構(gòu)，是唯一的嵌入式系統(tǒng)互連的國(guó)際標(biāo)準(zhǔn)[5-7]。2009年發(fā)布的RapidIO 2.1規(guī)范中，單通道最高速率支持到6.25 Gbaud，端口支持1x、2x、4x通道綁定；2014年發(fā)布RapidIO 3.1規(guī)范，單通道最高速率[8]支持到10.312 5 Gbaud；2016年發(fā)布RapidIO 4.0規(guī)范，單通道最高速率[9]支持到25.781 25 Gbaud。隨著RapidIO互連技術(shù)的發(fā)展，單通道支持的速率越來(lái)越高，意味著高速通道的正常通信在RapidIO交換芯片設(shè)計(jì)中需要重點(diǎn)關(guān)注。RapidIO交換芯片作為嵌入式RapidIO設(shè)備的核心芯片，其時(shí)序驗(yàn)證的準(zhǔn)確性直接影響芯片的PVT（Production Verification Test）一致性及高速信號(hào)傳輸?shù)目煽啃浴?/p>

針對(duì)異步時(shí)鐘域設(shè)計(jì)中的CDC（Clock Domain Crossing）信號(hào)，文獻(xiàn)[10]提出了一種CDC信號(hào)滑動(dòng)窗口時(shí)序分析方法；文獻(xiàn)[11]在導(dǎo)航基帶芯片中設(shè)計(jì)了多異步時(shí)鐘域的時(shí)序約束方法；文獻(xiàn)[12]針對(duì)數(shù)字電路中提高工作頻率的方法，介紹了通過(guò)消耗邏輯資源提高工作頻率的設(shè)計(jì)思路。32通道RapidIO交換芯片是一款滿足RapidIO v2.1協(xié)議的、低延遲、高帶寬的交換芯片，具有高速通道的高速時(shí)鐘頻率特征，存在多時(shí)鐘域、多通道綁定下的時(shí)鐘同步，及較多的跨異步時(shí)鐘處理的特點(diǎn)和問(wèn)題。對(duì)此，本文提出并設(shè)計(jì)了一種多分組全芯片的時(shí)序約束設(shè)計(jì)，優(yōu)化解決了靜態(tài)時(shí)序分析中的時(shí)序違例，最終滿足芯片在全PVT下的時(shí)序要求。

1 概念及基本原理

1.1 靜態(tài)時(shí)序分析

靜態(tài)時(shí)序分析的工作原理是通過(guò)套用特定的時(shí)序模型，針對(duì)特定電路分析其是否違反設(shè)計(jì)者給定的時(shí)序約束。其中，時(shí)序模型依賴于特定工藝中的標(biāo)準(zhǔn)組件庫(kù)；時(shí)序約束由設(shè)計(jì)者給定，正確反映電路設(shè)計(jì)的時(shí)序需求。靜態(tài)時(shí)序分析策略包括基于模塊的方式和基于路徑的方式。基于路徑的時(shí)序分析方式[13]以路徑為單位，找出電路設(shè)計(jì)中所有的時(shí)序路徑，按照特定模型精確地計(jì)算每條時(shí)序路徑的延遲信息，以判斷是否滿足時(shí)序要求。每一條時(shí)序路徑都存在一個(gè)始發(fā)點(diǎn)和一個(gè)終止點(diǎn)[1，14]。始發(fā)點(diǎn)分為兩種：組合邏輯單元的數(shù)據(jù)輸入端口和時(shí)序單元的時(shí)鐘輸入端口。終止點(diǎn)也分為兩種：組合邏輯單元的數(shù)據(jù)輸出端口和時(shí)序單元的數(shù)據(jù)輸入端口。根據(jù)始發(fā)點(diǎn)和終止點(diǎn)的不同可分為4種類型的時(shí)序路徑：

1）觸發(fā)器到觸發(fā)器；

2）觸發(fā)器到輸出端；

3）輸入端到觸發(fā)器；

4）輸入端到輸出端。對(duì)時(shí)序路徑的建立時(shí)間（Setup time）和保持時(shí)間（Hold time）進(jìn)行分析是靜態(tài)時(shí)序分析的主要工作。

1.2 時(shí)序約束

時(shí)序約束由設(shè)計(jì)者結(jié)合芯片結(jié)構(gòu)及需求分析要求給出準(zhǔn)確的定義。時(shí)序約束通常以SDC（Synopsys Design Constraints）格式來(lái)描述電路的時(shí)序、面積等信息。時(shí)序約束設(shè)計(jì)屬于芯片功能的一個(gè)重要組成部分，包括時(shí)鐘約束、I/O的輸入輸出約束等。時(shí)鐘是最重要的一項(xiàng)時(shí)序約束，時(shí)鐘特性包括波形、延遲、時(shí)鐘不確定性。其中，網(wǎng)絡(luò)延遲和時(shí)鐘不確定性在布局布線前可用來(lái)預(yù)估時(shí)鐘信號(hào)的延遲時(shí)間，在布局布線后，則要根據(jù)實(shí)際的寄生電阻電容計(jì)算得到。

在此以觸發(fā)器到觸發(fā)器的時(shí)序路徑為例介紹靜態(tài)時(shí)序分析原理，如圖1所示。

圖1 Setup time/Hold time時(shí)序分析

Setup check，數(shù)據(jù)到達(dá)REG2的D端的時(shí)間，計(jì)算公式如下：

式中：Tco為REG1時(shí)鐘端到Q端的延遲；Tdata為REG1的Q端到REG2的D端間組合邏輯的延遲。時(shí)鐘到達(dá)REG2的時(shí)間計(jì)算公式為：

數(shù)據(jù)被鎖存在REG2需要的最小時(shí)間計(jì)算公式為：

若在REG2正確捕獲到從REG1發(fā)出的數(shù)據(jù)，則需Data Arrival Time＜Data Required Time，兩者差值稱為Setup slack。slack為正值表示時(shí)序滿足，否則發(fā)生時(shí)序違例。

Hold check要求當(dāng)前數(shù)據(jù)不會(huì)被下一個(gè)數(shù)據(jù)所覆蓋，Data Arrival Time為下一個(gè)數(shù)據(jù)到達(dá)REG2的D端的時(shí)間，如式（4）所示；數(shù)據(jù)被鎖存在REG2需要的最小時(shí)間，如式（5）所示；Hold slack由下一個(gè)數(shù)據(jù)的到達(dá)時(shí)間減去當(dāng)前數(shù)據(jù)的捕獲時(shí)間，計(jì)算公式如式（6）所示。

因此時(shí)序分析時(shí)，既要利用時(shí)序模型的信息，如單元延遲Tsu，Thold等，又要利用時(shí)序約束信息如時(shí)鐘周期信息等，最終計(jì)算路徑的延遲信息，以判斷是否滿足時(shí)序要求。

2 Rapid IO交換芯片時(shí)序分析

32通道RapidIO交換芯片主要由32個(gè)高速通道、14個(gè)端口、全交叉核心交換、I2C接口等組成。對(duì)外通道主要是32個(gè)高速通道，以及I2C接口、JTAG接口；時(shí)鐘主要涉及交換時(shí)鐘、端口時(shí)鐘、Serdes時(shí)鐘、配置時(shí)鐘及JTAG、I2C模塊時(shí)鐘。該交換芯片支持一路參考時(shí)鐘輸入，即REF_CLKP/N時(shí)鐘管腳為參考時(shí)鐘源；有一個(gè)獨(dú)立于Serdes的核PLL，是芯片核心時(shí)鐘源；在12個(gè)PMA的發(fā)送/接收端反饋時(shí)鐘在Serdes模擬部分進(jìn)行門控時(shí)鐘設(shè)計(jì)；支持從PMA到SRIO的時(shí)鐘映射功能；JTAG時(shí)鐘作為接口隨路時(shí)鐘。具體的時(shí)鐘信息如圖2、表1、表2所示。

表2 內(nèi)部時(shí)鐘信息

圖2 Rapid IO交換芯片PLL時(shí)鐘結(jié)構(gòu)圖

表1 片外輸入時(shí)鐘信息

片外輸入時(shí)鐘由晶振產(chǎn)生的1組差分時(shí)鐘提供，在板級(jí)解決了12個(gè)Serdes級(jí)聯(lián)問(wèn)題。芯片內(nèi)部包含13個(gè)PLL。12個(gè)Serdes的時(shí)鐘模塊各包含1個(gè)PLL，核時(shí)鐘處理包含1個(gè)PLL。核時(shí)鐘PLL經(jīng)倍頻分頻處理輸出一個(gè)312.5 MHz的單端時(shí)鐘pll_ck_sys，該時(shí)鐘經(jīng)2分頻產(chǎn)生156.25 MHz時(shí)鐘，后根據(jù)外部管腳FSEL0的配置，產(chǎn)生交換模塊所采用的功能時(shí)鐘sw_clk及12個(gè)RapidIO控制器采用的功能時(shí)鐘ip_clk；全芯片配置網(wǎng)絡(luò)采用的配置時(shí)鐘cfg_clk為差分轉(zhuǎn)單端后的單端時(shí)鐘的4分頻時(shí)鐘。

由以上分析可知，32通道RapidIO交換芯片在時(shí)序方面具有如下特點(diǎn)：

1）多時(shí)鐘域劃分。由表1、表2可以看出，該交換芯片存在如主時(shí)鐘sw_clk、高速Serdes的發(fā)送和接收時(shí)鐘、配置時(shí)鐘cfg_clk等較多的時(shí)鐘域劃分。

2）高速時(shí)鐘頻率需求。主時(shí)鐘sw_clk和Serdes時(shí)鐘需要滿足312.5 MHz的高速頻率需求，參考時(shí)鐘ref_clk需要滿足156.25 MHz的高速頻率需求。

3）Nx模式下N個(gè)lane的時(shí)鐘必須為同一速率。對(duì)于PMA的收發(fā)時(shí)鐘在不同模式下其頻率輸出需進(jìn)行路徑切換，且保證Nx模式下N個(gè)lane的時(shí)鐘必須為同一速率，如4x模式下其4個(gè)lane的時(shí)鐘必須為同一速率。需考慮Nx模式下的時(shí)鐘同步問(wèn)題。

4）較多的跨異步時(shí)鐘。由于存在多時(shí)鐘域，不同的時(shí)鐘域之間的數(shù)據(jù)交互需考慮跨異步處理問(wèn)題。

3 Rapid IO交換芯片時(shí)序約束設(shè)計(jì)

3.1 時(shí)序約束設(shè)計(jì)

3.1.1 時(shí)鐘約束的設(shè)計(jì)

1）時(shí)鐘和生成時(shí)鐘定義

芯片的片外輸入時(shí)鐘（見(jiàn)表1）的SDC指令為create_clock[1-3]，對(duì)REF_CLKP/N等時(shí)鐘分別定義，包含其時(shí)鐘周期、時(shí)鐘源、時(shí)鐘名稱、占空比等。

create_clock-name REF_CLKP-period 6.4[get_ports REF_CLKP]

create_clock-name REF_CLKN-period 6.4[get_ports REF_CLKN]

create_clock-name TCK-period 40[get_ports TCK]

create_clock-name Debug_clk-period 6.4[get_ports Debug_clk]

以上時(shí)鐘定義其時(shí)鐘源點(diǎn)直接來(lái)自于時(shí)鐘端口。邏輯綜合階段根據(jù)負(fù)載模型的類型進(jìn)行過(guò)約以留有余量，方便后端物理實(shí)現(xiàn)。通常針對(duì)ZERO RC采取將時(shí)鐘周期過(guò)約30%的方法實(shí)現(xiàn)余量。

內(nèi)部時(shí)鐘由時(shí)鐘PLL倍頻分頻產(chǎn)生，需要對(duì)PLL的輸出時(shí)鐘進(jìn)行定義，如下：

create_clock-name PLL_sys_clk-period 3.2[get_pins PLL/pll_ck_sys]

PLL輸出時(shí)鐘pll_ck_sys經(jīng)過(guò)2分頻產(chǎn)生156.25 MHz時(shí)鐘，后經(jīng)過(guò)選擇器輸出到交換模塊和端口模塊，根據(jù)不同的工作模式選擇不同的時(shí)鐘，定義如下：

create_generated_clock-name GCK_ip_div2[get_pins U_ip_div2_inst/div2_ff_reg/Q]-edges{1 3 5}-master PLL_sys_clk-source[get_pins PLL/pll_ck_sys]

create_generated_clock-name GCK_ip156[get_pins U_IP_MUX/CKMUX2/Z]-edges{1 2 3}-master GCK_ip_div2-source[get_pins U_ip_div2_inst/div2_ff_reg/Q]-add

create_generated_clock -name GCK_ip312 [get_pins U_IP_MUX/CKMUX2/Z]-edges{1 2 3}-master PLL_sys_clk-source[get_pins PLL/pll_ck_sys]-add-combinational

GCK_ip_div2為核時(shí)鐘經(jīng)2分頻后的時(shí)鐘。GCK_ip156和GCK_ip312對(duì)應(yīng)選擇器CKMUX后的輸出時(shí)鐘，以上時(shí)鐘定義點(diǎn)均為邏輯單元的pin腳。由于GCK_ip312時(shí)鐘從其源引腳到生成時(shí)鐘的路徑不僅有純組合電路（pll_ck_sysàCKMUX），同時(shí)存在時(shí)序電路（pll_ck_sysàcrm_div2àCKMUX），因 此 在 定 義GCK_ip312時(shí)鐘時(shí)必須加上-combinational選項(xiàng)，以阻隔時(shí)序電路，讓組合電路始終有效；否則GCK_ip312時(shí)鐘定義會(huì)失效，引起異常時(shí)序路徑。

Serdes模塊的PLL的輸出時(shí)鐘tx_pclk、rx_pclk也需要進(jìn)行時(shí)鐘定義，即4個(gè)象限，每個(gè)象限含3個(gè)serdes，每個(gè)serdes含4條lane，每條lane對(duì)應(yīng)一組tx/rx_pck時(shí)鐘，定義如下：

for{set n 0}{$n＜4}{incr n}

{for{set j 0}{$＜3}{incr j}

{for{set i 0}{$i＜4}{incr i}{

create_clock-name quad${n}serdes${j}_tx${i}_pclkperiod 3.2[get_pins quad${n}/serdes${j}/PLL/tx_pclk]

create_clock-name quad${n}serdes${j}_rx${i}_pclkperiod 3.2[get_pins quad${n}/serdes${j}/PLL/rx_pclk]}}}

2）時(shí)鐘組定義

交換芯片的時(shí)鐘屬于不同時(shí)鐘域，有同步時(shí)鐘和異步時(shí)鐘兩類。異步時(shí)鐘不共享固定的相位關(guān)系，時(shí)序分析時(shí)，這類異步時(shí)序路徑不需要進(jìn)行時(shí)序分析或串?dāng)_分析。為避免工具在滿足這類路徑的時(shí)序要求時(shí)造成無(wú)謂的時(shí)間開(kāi)銷，通常采用set_clock_groups指令[1-3]定義不同的時(shí)鐘分組，對(duì)于沒(méi)有相位關(guān)系的多個(gè)時(shí)鐘，定為-asynchronous。上述時(shí)鐘，除GCK_ip_div2、GCK_ip156、GCK_ip312為PLL_sys_clk的生成時(shí)鐘，需定義到一個(gè)group，其他時(shí)鐘均為異步時(shí)鐘，分屬不同的group，定義如下：

set_clock_groups-asynchronous-name ASYNGRP

-group[get_clocks“REF_CLKP”]

-group[get_clocks“REF_CLKN”]

-group[get_clocks“TCK”]

-group[get_clocks“Debug_clk”]

-group[get_clocks“PLL_sys_clk GCK_ip_div2 GCK_ip156 GCK_ip312”]

-group[get_clocks“quad0serdes0_tx0_pclk”]

-group[get_clocks“quad0serdes0_rx0_pclk”]

…

時(shí)鐘GCK_ip156和GCK_ip312在實(shí)際電路中不存在兩個(gè)時(shí)鐘共存的情況，即物理上是獨(dú)立的，定義為：

set_clock_groups-physically_exclusive-name IPGRP-group“GCK_ip156”-group“GCK_ip312”

3）其他時(shí)鐘特性定義

由于時(shí)鐘本身存在時(shí)鐘抖動(dòng)、時(shí)鐘偏斜、時(shí)鐘延遲等不確定特性，需定義clock_uncertainty加以考慮，定義如下：

set_clock_uncertainty-setup 0.15[all_clocks]set_clock_uncertainty-hold 0.1[all_clocks]

3.1.2 端口約束的設(shè)計(jì)

1）端口延遲

對(duì)于除寄存器到寄存器之外的三種時(shí)序路徑，需要對(duì)外部IO的延遲進(jìn)行時(shí)序約束。RapidIO交換芯片的IO多數(shù)為靜態(tài)信號(hào)，不需要考慮IO延遲；而與JTAG相關(guān)的端口信號(hào)則必須定義端口延遲，如數(shù)據(jù)端口TDI、TDO，復(fù)位信號(hào)TRST，模式選擇信號(hào)TMS，定義如下：

set_input_delay-max 15-clock[get_clocks TCK][get_ports“TRST TDI TMS”]-clock_fall-add

set_input_delay-min 1-clock[get_clocks TCK][get_ports“TRST TDI TMS”]-clock_fall-add

set_output_delay-max 11-clock[get_clocks TCK][get_ports“TDO”]-add

set_output_delay-min 0-clock[get_clocks TCK][get_ports“TDO”]-add

2）其他端口約束

通過(guò)設(shè)置輸入、輸出端口信號(hào)的外部輸入驅(qū)動(dòng)能力和輸出負(fù)載信息，將板級(jí)布線引入的不確定加以考慮，指導(dǎo)工具進(jìn)行更符合實(shí)際情況的環(huán)境建模約束，對(duì)I2C接口和JTAG接口定義如下：

set_input_transition-max 4[get_ports“TDI TMS TRST SCL SDA”]

set_input_transition-min 1[get_ports“TDI TMS TRST SCL SDA”]set_load-max 15[get_ports“TDO SCL SDA”]set_load-min 5[get_ports“TDO SCL SDA”]

3.1.3 時(shí)序例外的設(shè)計(jì)

對(duì)于不需要進(jìn)行時(shí)序分析的路徑，或不是單時(shí)鐘周期的路徑，通過(guò)定義時(shí)序例外來(lái)指導(dǎo)工具對(duì)這些特殊路徑做出正確分析。不需要做時(shí)序分析的路徑采用set_false_path指令[1-3]定義偽路徑來(lái)移除該路徑上的約束，則工具對(duì)該路徑停止時(shí)序分析。靜態(tài)端口信號(hào)由于上電后信號(hào)值是確定的，將這些端口信號(hào)關(guān)聯(lián)的路徑指定為偽路徑。對(duì)于有些單元不需要進(jìn)行門控時(shí)鐘的檢查，可設(shè)置屏蔽時(shí)序弧，定義如下：

set_false_path -from [get_ports“RST_N FSEL0 FSEL1 fifo_bypass”]

set_false_path -to [get_ports“RST_N FSEL0 FSEL1 fifo_bypass”]

set_disable_clock_gating_check global_clock/u_test_sel/Ux

3.1.4 其他時(shí)序約束設(shè)計(jì)

除上述的時(shí)序約束定義外，對(duì)于工作條件、線負(fù)載模型等也可以進(jìn)行設(shè)置，交換芯片在邏輯綜合階段通過(guò)設(shè)置負(fù)載模型以預(yù)估互連線延遲的信息，設(shè)置如下：

set_wire_load_modl-name wl0-lib u055ls*set_wire_load_mode top

3.2 時(shí)序約束檢查

上述時(shí)序約束設(shè)計(jì)完成后，在Prime Time（PT）工具中通過(guò)check_timing等命令以檢查約束的正確性和完整性。存在如“register clock pins with no clock”信息等，需要設(shè)計(jì)人員確認(rèn)，以確保約束設(shè)計(jì)無(wú)誤。

4 靜態(tài)時(shí)序分析及結(jié)果

32通道RapidIO交換芯片使用Synopsys的綜合工具Design Compiler，在UMC 55 nm的標(biāo)準(zhǔn)單元庫(kù)下進(jìn)行電路邏輯綜合；采用Synopsys的靜態(tài)時(shí)序分析工具PT進(jìn)行靜態(tài)時(shí)序驗(yàn)證。

綜合階段主要關(guān)注建立時(shí)間的時(shí)序檢查，出現(xiàn)時(shí)序違例，根據(jù)其嚴(yán)重程度進(jìn)行不同的優(yōu)化改進(jìn)。較小的時(shí)序違例通過(guò)工具優(yōu)化等手段解決，如設(shè)置don′t_use列表，將負(fù)載過(guò)大的單元器件屏蔽掉；較大或嚴(yán)重的時(shí)序違例，則可能是代碼設(shè)計(jì)或約束設(shè)計(jì)的不合理造成的，需要修改設(shè)計(jì)代碼或者約束文件，重新進(jìn)行綜合及靜態(tài)時(shí)序分析。如路徑中組合邏輯級(jí)數(shù)過(guò)長(zhǎng)導(dǎo)致Setup time不滿足，在設(shè)計(jì)允許的條件下，通過(guò)插入觸發(fā)器將組合邏輯路徑打斷，以解決組合邏輯延遲過(guò)長(zhǎng)的問(wèn)題。布局布線階段主要關(guān)注保持時(shí)間的時(shí)序檢查，通過(guò)插入緩沖器單元、改變單元的大小、刪除緩沖器單元等手段，以優(yōu)化保持時(shí)間，且需反復(fù)迭代多輪，最終滿足時(shí)序要求。

PT通過(guò)窮舉法提取整個(gè)電路中所有的時(shí)序路徑，以檢查電路的時(shí)序是否滿足要求。這里以一條觸發(fā)器到觸發(fā)器的時(shí)序路徑的Setup check為例，查看其綜合后的時(shí)序報(bào)告report_timing，如圖3所示。工具分析方法同第1.2節(jié)的原理，將時(shí)序報(bào)告分成Data Arrival Time、Data Required Time、slack部 分。從 觸 發(fā) 器timebase_ack_time_base_reg的時(shí)鐘端口CK開(kāi)始（綜合后STA，從時(shí)鐘源CLK_ip_clk到該觸發(fā)器的CK端的網(wǎng)絡(luò)延遲為0），從CK到Q的延遲為0.151 ns，再經(jīng)過(guò)一系列組合邏輯電路，到達(dá)觸發(fā)器port_capt_3_csr_reg_0__14的D端，Data Arrival Time為1.833 ns；CLK_ip_clk的時(shí)鐘周期為2.08 ns（實(shí)際周期為3.2 ns，過(guò)約35%），計(jì)算Data Required Time為1.882 ns，slack為-0.011 ns，時(shí)序違例。由于約束過(guò)約35%，該違例在綜合階段可忽略，后端STA，若slack為正值，表明該時(shí)序路徑滿足時(shí)序要求。

圖3 report_timing報(bào)告

交換芯片中所有路徑的時(shí)序分析結(jié)果如圖4所示，電路約束覆蓋率100%，所有類型check的slack均大于0，無(wú)時(shí)序違例，滿足時(shí)序要求。后續(xù)芯片流片后進(jìn)行了PVT測(cè)試，驗(yàn)證了芯片的時(shí)序正確性。

圖4 analysis_coverage報(bào)告

5 結(jié) 語(yǔ)

靜態(tài)時(shí)序分析是目前業(yè)界通用的芯片時(shí)序驗(yàn)證的重要手段，PT也是業(yè)界認(rèn)可的時(shí)序sign-off工具。32通道RapidIO交換芯片采用靜態(tài)時(shí)序分析和關(guān)鍵路徑的動(dòng)態(tài)仿真相結(jié)合的時(shí)序驗(yàn)證方法，通過(guò)設(shè)置芯片的時(shí)鐘定義、端口定義及時(shí)序例外定義等時(shí)序約束設(shè)計(jì)，正確表述了芯片的時(shí)序設(shè)計(jì)要求，經(jīng)過(guò)時(shí)序約束檢查及時(shí)序優(yōu)化手段，最終實(shí)現(xiàn)了所有路徑均通過(guò)時(shí)序約束檢查，確保了芯片在時(shí)序上滿足設(shè)計(jì)要求，并順利通過(guò)芯片PVT測(cè)試。