李聲飛

(中國電子科技集團公司第十研究所， 成都 610000)

1 引言

綜合傳感器系統(tǒng)是飛機航電系統(tǒng)的重要組成部分，采用綜合一體化的設計思想，對通信、導航、識別、雷達等功能進行一體化設計，完成特定的作戰(zhàn)任務是保障飛機安全、遂行作戰(zhàn)任務的重要組成部分。信號處理平臺是綜合傳感器系統(tǒng)的數(shù)據(jù)處理中心，承擔了大量傳感器數(shù)據(jù)的實時處理和傳輸，平臺的技術水平對飛機作戰(zhàn)效能至關重要。傳統(tǒng)的信號處理平臺采用多個FPGA+DSP的設計架構，每個通道上獨立運行不同的功能，功能跨通道重構流程復雜，無法滿足系統(tǒng)對多功能動態(tài)、實時不間斷的重構需求，且在體積、重量和功耗方面比較大，不能滿足綜合傳感器系統(tǒng)高度綜合、任務可靠性、實時性的要求。

針對綜合傳感器系統(tǒng)高度綜合化，功能重構不可間斷的需求，提出了一種基于FPGA動態(tài)可重構技術的信號處理平臺，利用FPGA局部可重配置特點，對有限的片內資源進行時分復用，功能波形在可重構區(qū)域中進行動態(tài)局部重配置，實現(xiàn)了多個功能波形在同一片F(xiàn)PGA芯片上分時重構，某個功能重構時不影響系統(tǒng)其他功能的使用，提高了綜合傳感器系統(tǒng)任務的可靠性和魯棒性，同時降低了系統(tǒng)的功耗和體積，滿足現(xiàn)代殲擊機作戰(zhàn)快速響應的需求。

2 架構設計

通用信號處理平臺架構由3個獨立的信號處理通道組成，如圖1所示。每個信號處理通道包括：射頻預處理單元、ADC采樣單元、FPGA功能單元和DSP算法處理單元組成。射頻信號(頻率范圍30 MHz～3 GHz)從天線端輸入后，進過饋線傳輸進入射頻預處理通道，通道內采用巴倫電路對射頻信號進行預處理、放大和濾波，提取有用模擬信號送入ADC采樣單元;ADC采集單元將該模擬信號轉換為數(shù)字信號，并通過JESD204B總線傳輸給FPGA功能單元，利用JESD204B總線延遲固定、相位一致性的特點，保證了三路AD信號到后端FPGA功能單元的相位一致和數(shù)據(jù)同步。

圖1 通用信號處理平臺架構框圖Fig.1 Architecture of general signal processing platform

數(shù)據(jù)處理部分主要包含F(xiàn)PGA功能單元和DSP算法處理單元。FPGA功能單元由3個動態(tài)區(qū)和1個靜態(tài)區(qū)組成，主要實現(xiàn)AD數(shù)據(jù)解碼、高速數(shù)據(jù)交換、外部射頻組件控制，同時也負責功能波形的重構和加載。DSP算法處理單元實現(xiàn)功能波形的調制、解調、功能算法的實現(xiàn)等。

3 算法原理

為了提高AD采樣精度，信號處理平臺采用時分交替AD構建，對多通道AD采樣后數(shù)據(jù)進行誤差校準，利用多片低速、高精度的ADC并行處理模擬輸入信號,采用最小均方算法，在保證采樣精度的前提下，不降低系統(tǒng)級采樣速率，并行結構不需要增加單片設計的難度,就可以達到高速、高精度的系統(tǒng)采樣，算法實現(xiàn)流程如圖2所示。

圖2 LMS算法流程框圖Fig.2 LMS algorithm flow chart

LMS算法實現(xiàn)分為3個步驟，具體方法如下：

(1)

式(1)中：為當前時鐘誤差；為算法迭代次數(shù)。

第2步，計算目標函數(shù)的梯度。根據(jù)式(2)計算出目標函數(shù)。

(2)

(3)

第3步，計算時鐘誤差。依據(jù)式(4)計算時鐘誤差。

(4)

重構濾波器H的頻率響應為：

()=ej

(5)

式(5)中：為角頻率；為時鐘誤差；為采樣周期(1/100 M)。

4 硬件設計

通用信號處理平臺硬件架構如圖3所示，射頻信號經(jīng)過巴倫電路處理后，進入ADC采樣電路進行AD轉換，轉換后的數(shù)字信號經(jīng)過JESD204B總線傳輸給FPGA最小系統(tǒng)。FPGA最小系統(tǒng)外掛4 Gbit的DDR3存儲器、1 Gbit的BPI FLASH單元，實現(xiàn)FPGA程序加載和數(shù)據(jù)存儲。FPGA最小系統(tǒng)通過EMIF總線與DSP最小系統(tǒng)進行數(shù)據(jù)交互，DSP最小系統(tǒng)外掛DDR3存儲器和NOR FLASH存儲器，實現(xiàn)功能算法的處理和數(shù)據(jù)緩存。管理單元電路實現(xiàn)板卡健康狀態(tài)管理、電壓監(jiān)測、溫度監(jiān)測，功耗管理單元實現(xiàn)低功耗模式的控制，存儲器管理電路實現(xiàn)板卡存儲器資源的控制和分配管理，管理單元電路通過SPI總線與DSP最小系統(tǒng)進行數(shù)據(jù)交互。電源管理電路實現(xiàn)1級電源(電壓為+12 VDC)到2級電源(電壓為+5 V/3.3 V/2.5 V/1.8 V/1.0 V/0.75 VDC)的轉換，控制各2級電源的上電順序，時鐘分/倍頻電路實現(xiàn)輸入時鐘的分頻、倍頻，將輸入的100 MHz時鐘分/倍頻至系統(tǒng)需要的頻率。

圖3 通用信號處理平臺硬件架構框圖Fig.3 Hardware architecture of general signal processing platform

由于AD輸入頻率范圍要求寬(30 MHz～3 GHz)，在硬件上設計了超低插損的巴倫電路，對輸入單端射頻信號進行預處理、匹配和濾波，選用Mini-Circuits公司的TC1-33-75G2+寬帶巴倫芯片，頻率范圍從5 MHz到3 000 MHz滿足設計要求。

經(jīng)巴倫電路處理后的射頻信號，送入ADC采樣電路進行AD轉換。ADC芯片采用TI公司的ADS54J60 進行設計。ADS54J60 是一款雙通道、16位、1Gsps模數(shù)轉換器，該器件內置緩存器和采樣保存電路，是一款低功耗，小尺寸和易設計高速ADC。ADS54J60 采樣數(shù)據(jù)通過JESD204B總線接口輸出，JESD204B高速串行總線輸出參數(shù)與接收通道的速率相匹配，并且通過SYSREF和SYNCB輸入管理控制，提供多AD器件的同步設計。ADS54J60的采樣時鐘及同步采樣時鐘由JESD204B專用時鐘芯片提供，本設計選用TI公司提供的HMC7044，該芯片為JESD204B總線提供專用時鐘。

數(shù)據(jù)處理部分由FPGA最小系統(tǒng)和DSP最小系統(tǒng)組成，其中FPGA選擇xilinx公司 Kintex UltraScale系列的XCKU085-2FLVA1517芯片，F(xiàn)PGA通過JESD204B總線接口接收ADC采樣數(shù)據(jù)，并通過EMIF總線與DSP進行數(shù)據(jù)交互。DSP最小系統(tǒng)主要實現(xiàn)與FPGA通信、功能算法處理、數(shù)據(jù)緩存等功能，DSP采用TI公司的TMS320C6455BCTZA芯片，主頻1 GHz、16 bit定點運算模式；管理單元電路選用復旦微公司的JFM7K325T8-AS芯片，通過SPI接口與DSP進行通信，完成板卡的健康狀態(tài)管理、多版本程序切換控制等功能。

5 軟件設計

5.1 軟件架構設計

信號處理平臺軟件架構如圖4所示。DSP采用多核AMP模式運行多個功能波形版本，每個功能版本由底層驅動板級支持包(包括Bootloader、加載管理程序)、DSP/BIOS實時操作系統(tǒng)、功能軟件應用程序和接口控制應用程序組成。其中底層驅動板級支持包完成硬件平臺初始化，注冊底層硬件通信接口，在系統(tǒng)上電后底層驅動程序首先運行，并駐留在DSP片內ROM中，引導2個部分代碼：Bootloader和加載管理程序。Bootloader主要完成系統(tǒng)上電后的管理程序加載，將管理程序載入DSP片內RAM上并執(zhí)行。底層加載管理程序的任務是完成默認DSP和FPGA應用程序載入、信號處理功能模式切換、應用程序代碼版本更新等工作，并提供控制程序跳轉入口。DSP功能軟件應用程序和接口控制應用程序，在DSP/BIOS實時操作系統(tǒng)的統(tǒng)一調度下運行，實現(xiàn)功能波形算法處理、數(shù)據(jù)處理、接口控制等工作。

圖4 平臺軟件架構框圖Fig.4 Platform software architecture

5.2 平臺初始化流程

通用信號處理平臺軟件初始化流程如圖5所示。模塊加電后運行硬件初始化程序，完成底層硬件初始化。初始化完成后運行管理單元程序，管理單元程序控制各組電源按照預設的上電順序進行啟動，為保證平臺正常運行，首先啟動FPGA最小系統(tǒng)電路，等待FPGA啟動完成后再啟動DSP最小系統(tǒng)電路和AD電路，完成初始默認AD采樣率、DSP工作模式的配置。模塊啟動完成后，管理單元控制FPGA和DSP加載默認版本加載，待程序加載成功后，管理單元控制完成時鐘鎖相環(huán)芯片的初始化，輸出需要的采樣率時鐘；AD芯片的初始化，配置默認采樣速率和精度；FPGA寄存器和DSP寄存器初始化，包括對外部接口、DDR控制器、GTH接口、SRIO接口、JESE204B接口初始化操作。待所有芯片初始化完畢后，自動執(zhí)行加電BIT自檢，自檢結果上報，至此，模塊初始化啟動完成。

圖5 通用信號處理平臺軟件初始化流程框圖Fig.5 Software initialization process of general signal processing platform

5.3 分區(qū)動態(tài)加載技術

FPGA分區(qū)動態(tài)加載技術，是一種分時復用有限的片內資源，對重構區(qū)域中的邏輯進行動態(tài)局部的重配置，以滿足多功能、大規(guī)模應用的需求。如圖6所示，通用信號處理平臺將FPGA芯片分為動態(tài)區(qū)1、動態(tài)區(qū)2和靜態(tài)區(qū)，其中靜態(tài)區(qū)為固定的基礎資源，包括IO接口、時鐘配置、復位邏輯等資源，重構時靜態(tài)區(qū)程序保持不變，功能程序在動態(tài)區(qū)1和動態(tài)區(qū)2上完成動態(tài)加載和重構，根據(jù)飛機作戰(zhàn)任務需求加載不同的功能程序，且某個動態(tài)區(qū)進行功能版本切換時，不影響其他的動態(tài)區(qū)功能的正常運行，這樣保證了系統(tǒng)在重構時功能的連續(xù)性和實時性。分區(qū)動態(tài)加載技術，一方面允許對FPGA指定區(qū)域使用新的程序進行重新配置，另一方面允許在器件的剩余空間繼續(xù)運行當前的功能，這樣做的好處是動態(tài)區(qū)1的功能重配置時，不影響動態(tài)區(qū)2的功能正常運行，保證了系統(tǒng)關鍵功能的連續(xù)性，也進一步擴展了FPGA固有的靈活性。

圖6 FPGA動態(tài)區(qū)功能分布框圖Fig.6 FPGA dynamic area function distribution

信號處理FPGA動態(tài)加載架構如圖7所示，包括動態(tài)區(qū)程序、靜態(tài)區(qū)程序和運行管理程序組成。依據(jù)系統(tǒng)應用需求，功能波形分別部署在動態(tài)區(qū)1、動態(tài)區(qū)2上，2個動態(tài)區(qū)間有通信進口，實現(xiàn)功能波形運行數(shù)據(jù)交換和處理。每個動態(tài)區(qū)通過通信中間件與靜態(tài)區(qū)運行平臺進行數(shù)據(jù)交換和控制，通信中間件實現(xiàn)了標準的通信協(xié)議，為功能與靜態(tài)區(qū)平臺通信提供了統(tǒng)一的平臺，總線適配接口封裝了底層通信的通用接口，包括SRIO接口組件、GTX組件、AD/DA組件、SPI控制組件等，為信號處理平臺對外通信提供標準化的互聯(lián)接口，實現(xiàn)平臺通信方式與具體硬件的解耦，提高了平臺的可移植性和通用性。

運行管理程序為基礎的應用管理，包括重構管理組件和動態(tài)區(qū)切換控制組件，完成系統(tǒng)重構配置，動態(tài)區(qū)動態(tài)切換和管理。時鐘管理組件為系統(tǒng)提供統(tǒng)一的時鐘源，復位組件完成上電初始化復位操作，運行管理程序實現(xiàn)對動態(tài)區(qū)的實時監(jiān)控和調度，實現(xiàn)平臺動態(tài)化運行和管理。

圖7 FPGA動態(tài)加載架構框圖Fig.7 FPGA dynamic loading architecture

5.4 動態(tài)重構策略

動態(tài)重構是指在飛機不同作戰(zhàn)任務或條件發(fā)生時，在系統(tǒng)控制調度下資源被不同的功能波形時分復用。重構能力是通用信號處理平臺能力重要的指標，也是提高飛機系統(tǒng)任務可靠性的重要手段。作為系統(tǒng)的核心能力需求，動態(tài)重構技術是通用信號處理平臺設計過程中必須突破的關鍵技術。重構設計分為任務重構和故障重構等2種。任務重構是指不同的飛行階段，如起飛、巡航、作戰(zhàn)和進場著陸等階段，系統(tǒng)對通用信號處理功能波形需求不同，功能共享通用資源所進行的功能重構；故障重構是指當某一高優(yōu)先級功能故障時，系統(tǒng)利用通用資源重建故障的高優(yōu)先級功能波形，保證飛行任務中最關鍵任務的執(zhí)行。

通用信號處理模塊重構流程如圖8所示，上電后首先完成初始化操作，運行DSP程序處理用戶功能線程，當系統(tǒng)主機在需要對某個處理通道進行功能重構時，需要向DSP發(fā)送功能重構指令。DSP接收到該指令后，立即停止當前運行的用戶程序，跳轉到底層管理程序并開始執(zhí)行。底層管理程序解析用戶程序傳遞來的重構指令，獲取重構的版本號、需要跳轉的Flash地址，并從FLASH中查找對應的FPGA和DSP程序分別進行加載，完成FPGA功能波形加載，檢測INIT信號是否為1，如果為1表示FPGA程序可以被加載，從BPI-Flash中讀取FPGA程序并進行在線更新，更新完成后檢測FPGA加載成功標識位，如果標識位為“0”加載失敗，繼續(xù)等待加載；如果標識位為“1”表示FPGA加載完成，即進入DSP程序加載流程，從DSP外置NOR-Flash中讀取需加載的程序進行在線更新，更新完成后判斷DSP程序加載成功標識位，如果標識位為“0”表示加載失敗繼續(xù)等待；如果標識位為“1”表示DSP程序加載完成，DSP重新跳轉到功能波形入口地址處開始執(zhí)行新加載的波形程序，信號處理通道完成了功能波形重構。

圖8 功能重構策略流程框圖Fig.8 Functional waveform reconstruction process

6 工程應用

功能波形資源使用情況如圖9所示。圖9中列舉了UV、TACAN、IFF、ATC等功能的資源使用情況，每個功能的資源使用量遠小于FPGA片內資源總量，CLB LUT資源余度在30%以上。與文獻[10]、文獻[11]對FPGA整片資源進行刷新加載方式對比，本文中提出的波形重構方案，實現(xiàn)了FPGA片上資源分時復用，功能波形動態(tài)重構。動態(tài)可重構平臺與傳統(tǒng)平臺指標如表1所示。

圖9 波形資源使用情況直方圖Fig.9 Statistics of waveform resource usage

從表1可看出，相對于傳統(tǒng)的平臺，本文提出的可重構信號處理平臺，在重構時間、功能連續(xù)、資源復用、通道功能、功耗、體積、重量等方面有明顯優(yōu)勢。改進的平臺采用LMS算法，對2通道采樣精度為16 bit，采樣速率為100 MHz的AD數(shù)據(jù)進行校準，校準后有效精度提高到14.7 bit，系統(tǒng)級采樣速率為200 M，大大提高了ADC的動態(tài)范圍和信噪比。經(jīng)外場飛行驗證，在飛機的不同任務階段，綜合傳感器系統(tǒng)內任意功能，如UV、TACAN、IFF、ATC等波形發(fā)生重構刷新時，不影響其他動態(tài)區(qū)功能。本平臺實現(xiàn)了綜合傳感器系統(tǒng)功能波形在FPGA芯片級的重構和切換，能夠滿足綜合傳感器系統(tǒng)低功耗、小型化、綜合化的需求，為系統(tǒng)功能集成提供了良好的運行平臺。

表1 傳統(tǒng)平臺與動態(tài)可重構平臺指標Table 1 Comparison of platform indicators

7 結論

提出了一種改進的機載綜合傳感器系統(tǒng)功能動態(tài)可重構技術信號處理平臺。利用FPGA局部可重配置技術，對有限的片內資源進行分時復用，實現(xiàn)了功能波形在芯片級的重構和實時刷新，使綜合傳感器系統(tǒng)資源共享與功能重構靈活性與有效性統(tǒng)一。該平臺可推廣應用于航空、船舶、兵器等領域。