陳夢旎，鮑愛達，馬游春，李學超

(1.中北大學 電子測試技術國家重點實驗室，太原 030051；2.中北大學 儀器科學與動態(tài)測試教育部重點實驗室，太原 030051)

0 引言

隨著軍用武器的不斷發(fā)展，電磁軌道炮作為新一代戰(zhàn)略武器，受到了各國軍方的青睞。和傳統(tǒng)火藥不同，電磁炮能夠將彈丸在短時間內超高速發(fā)射，利用電磁力轉變?yōu)閯恿?，大幅度提高彈丸的速度和射程[1]。電磁發(fā)射作為一種新概念的武器發(fā)射手段，研究測量發(fā)射過程中的關鍵參數(shù)至關重要。其中，對電樞的瞬態(tài)過載測試是輔助研制電磁炮、評估電磁炮性能的重要手段，主要以獲取彈丸發(fā)射時的加速度為主。過載測試數(shù)據(jù)一般通過搭載加速度計的彈載數(shù)據(jù)記錄儀來獲取[2]。

通常在工程應用數(shù)據(jù)回讀傳輸時，采用的422總線或485總線等通信接口，在傳輸過程中會受到電磁干擾、噪聲、功耗等制約，同時需要滿足傳輸速率和距離等要求，這些接口不滿足實際需求[3]。USB 2.0通用串行總線的傳輸速度可達到480 Mbps，滿足過載測試數(shù)據(jù)回讀系統(tǒng)傳輸率和穩(wěn)定性的需求[4]，具有即插即用、成本低廉、傳輸速率高、接口應用廣泛和占用資源少等優(yōu)點[5]。因此本系統(tǒng)選擇USB 2.0接口作為過載測試系統(tǒng)與上位機的交互接口。一般的USB接口設計中，USB傳輸協(xié)議使用較為復雜[6]，需開發(fā)USB專用固件，開發(fā)時間相對較長[7]；不需開發(fā)USB專用固件的情況下，采用異步FIFO通信模式，數(shù)據(jù)傳輸速率僅達到8 MB/s[8]。

基于以上傳輸方式存在的問題，本文設計了一種針對電樞發(fā)射的瞬態(tài)過載數(shù)據(jù)回讀系統(tǒng)。系統(tǒng)采用了較少的邏輯單元實現(xiàn)了瞬態(tài)過載數(shù)據(jù)采集系統(tǒng)與上位機的數(shù)據(jù)傳輸，顯著降低了數(shù)據(jù)回讀系統(tǒng)的成本。該系統(tǒng)開發(fā)周期短，降低了硬件設計的復雜性，能夠實現(xiàn)數(shù)據(jù)的可靠、快速傳輸，數(shù)據(jù)傳輸速率可達到46 MB/s。

1 總體設計方案

該系統(tǒng)主要由四部分組成，分別是過載數(shù)據(jù)采集模塊、電源模塊、FPGA主控模塊和USB回讀模塊，如圖1所示。過載數(shù)據(jù)采集模塊主要實現(xiàn)采集彈丸發(fā)射時的瞬態(tài)過載數(shù)據(jù)。彈丸發(fā)射后，通過加速度傳感器獲取到信號，經(jīng)過信號調理和數(shù)字量化后，經(jīng)由FPGA模塊內部的FIFO將數(shù)據(jù)傳輸給存儲模塊。電源模塊負責轉換電壓，為回讀系統(tǒng)提供穩(wěn)定的電流和電壓。FPGA模塊是核心部分，接收到上位機下發(fā)的指令后判斷指令內容，再相應地根據(jù)指令內容進行操作[9]。根據(jù)上位機下發(fā)的讀取數(shù)據(jù)指令，F(xiàn)PGA讀取過載數(shù)據(jù)存儲模塊內的信息，將并行數(shù)據(jù)暫時緩存到FPGA內部FIFO，上位機下發(fā)指令后，傳輸給USB模塊。USB模塊利用FT232HL芯片的同步讀寫模式，通過其內部的讀、寫FIFO實現(xiàn)數(shù)據(jù)傳輸，最后使用USB接口輸出到上位機顯示和儲存。

圖1 系統(tǒng)設計方案

2 硬件電路設計2.1 過載數(shù)據(jù)采集模塊

過載數(shù)據(jù)采集模塊用于處理加速度傳感器采集的數(shù)據(jù)。電磁炮發(fā)射完成后，傳感器采集的過載數(shù)據(jù)電壓輸出范圍為±50 mV，必須經(jīng)過信號調理放大和A/D轉換電路，之后由主控模塊內部緩存將數(shù)據(jù)傳輸?shù)酱鎯δK。采集模塊的原理如圖2所示。在該采集模塊中，采用儀表放大芯片和數(shù)字電位器相結合的辦法，可根據(jù)需要調整調理電路的放大倍數(shù)。一般的信號調理電路根據(jù)運算放大器外圍電阻確定放大倍數(shù)，該電路解決了這種一旦確定阻值放大倍數(shù)就不可更改的問題。

圖2 數(shù)據(jù)采集模塊原理圖

2.1.1 調理放大電路

該系統(tǒng)采用儀表放大器和數(shù)字電位器實現(xiàn)信號的調理放大，MAX4208是具有超低失調電壓、低功耗、高精度等特性的儀表放大器。由于加速度傳感器輸出的是差分信號，因此需要提供一個偏置電壓使得輸出信號始終為正值，便于后續(xù)電路的處理。該芯片采用雙運放跨導架構，可充分使用差分輸入信號的全部動態(tài)范圍。由于芯片供電電源為5 V，因此偏置電壓值通過數(shù)字電位器設置為2.5 V。通過利用該偏置電壓引腳，該電路實現(xiàn)將過載信號的差分輸入轉為可調增益的單端輸出。

電路中的信號增益是通過調整芯片的REF引腳與FB引腳和OUT引腳與FB引腳之間兩個外部電阻值來確定的。這兩個外部電阻連接的是數(shù)字電位器的LB、WB和HB引腳。數(shù)字電位器芯片具有兩個通道，在功能上彼此獨立，兩端電阻值為10 kΩ，分別具有256位分辨率，意味著有256種阻值可選擇。兩個電位器的電阻配比都由WA、WB劃片引腳確定，每次劃片位置信息由芯片內部的非易失性存儲器存儲，可通過FPGA 發(fā)送指令調整劃片位置，改變儀表放大器外圍電阻值的大小，從而實現(xiàn)自定義增益大小。

2.1.2 A/D轉換電路

該系統(tǒng)采集單通道過載數(shù)據(jù)，經(jīng)過調理電路的過載信號為模擬信號，由于進入FPGA處理的信號需為數(shù)字信號，所以設計一個A/D模數(shù)轉換電路，以此保證對原始信號進行處理分析。A/D芯片的采樣吞吐率和轉換速率直接影響到采集模塊的采集效率，同時還有功耗和噪聲干擾等方面對模塊的影響，因此，選擇合適的A/D芯片是數(shù)據(jù)采集模塊的關鍵。在該系統(tǒng)中，A/D轉換電路采用的芯片是AD7686。該芯片是16位的單通道模數(shù)轉換器，具有低噪聲、低功耗等特性，在供電電壓為5 V，采樣速率為100 kSPS時，功耗僅有3.75 mW。該芯片采樣吞吐率達到500 kSPS，完全滿足對過載數(shù)據(jù)的采樣需求。當時鐘沿上升，芯片對IN+、IN-輸入電壓差進行采樣，電壓差范圍為0-REF。REF參考電壓設置為芯片供電電壓5 V。該芯片可使用三線或四線的SPI串行接口直接與FPGA連接，本系統(tǒng)中使用三線接口模式，節(jié)約資源。該模式下，F(xiàn)PGA通過SCK和CNV引腳控制AD芯片，CNV引腳拉高后，在時鐘約束下AD芯片開始對模擬過載數(shù)據(jù)量轉化，通過SDO引腳輸出數(shù)字量。

2.2 電源模塊

由于USB接口能夠提供穩(wěn)定電壓[10]，因此，本設計中各個模塊的電壓均由USB接口提供，電源模塊的原理如圖3所示。過載數(shù)據(jù)采集模塊使用的供電電壓為5 V，可直接通過USB接口得到。FPGA主控模塊和過載數(shù)據(jù)存儲模塊使用的供電電壓分別是3.3 V、1.2 V、2.5 V，均需通過線性穩(wěn)壓器降壓得到。本設計模塊中，USB接口提供的5 V電壓通過SPX3819穩(wěn)壓器，分別輸出3.3 V、2.5 V、1.2 V電壓。相比于DC-DC穩(wěn)壓器，SPX3819系列穩(wěn)壓器具有很好的低噪聲輸出性能，芯片尺寸小，設計簡單。

圖3 電源電路原理圖

2.3 FPGA模塊

主控模塊是整個系統(tǒng)的核心，控制著數(shù)據(jù)采集模塊、存儲模塊和USB回讀模塊的正常運行，負責接收數(shù)據(jù)采集模塊的數(shù)據(jù)，將模擬數(shù)據(jù)量化編碼后編幀發(fā)送給存儲模塊；負責從FLASH中讀取存儲模塊的數(shù)據(jù)，通過USB接口芯片將數(shù)據(jù)發(fā)送到上位機；負責接收應答上位機的傳輸、讀數(shù)等指令，將有效指令信息分發(fā)給相應的模塊單元。在控制芯片的選擇上，選用FPGA作為主控芯片。在常見的主控芯片中，單片機是單線程芯片，硬件固定，通過軟件編程實現(xiàn)功能，按照順序實現(xiàn)邏輯；DSP用于高速執(zhí)行串行算法，常用于數(shù)字信號處理中，硬件設計一旦確定，不宜修改；FPGA是硬件可編程芯片，具有并行處理的能力，適合處理并行任務，可顯著提高工作效率，工作更穩(wěn)定，性能更可靠，普遍應用于實現(xiàn)數(shù)字電路[11]。本系統(tǒng)選用XILINX Spartan-3系列的XC3S400芯片作為主控模塊，內置高達25 344個邏輯單元，具有最多502個I/O引腳數(shù)和 576 Kb 的Block RAM，性能滿足瞬態(tài)過載測試數(shù)據(jù)回讀系統(tǒng)的要求。并且芯片內部具有可配置嵌入式SRAM塊，可設置為不同容量的存儲器結構，可將SRAM塊配置為內部FIFO控制單元，負責對過載存儲數(shù)據(jù)進行緩存。

2.4 USB控制模塊

該系統(tǒng)選用USB接口負責過載測試系統(tǒng)與上位機之間的指令和數(shù)據(jù)傳輸。一般來說，USB的接口設計有多種方法，除了選擇支持USB接口的單片機和專用的USB接口芯片外[12]，還可使用USB/FIFO橋接芯片。前兩種方式通常需要自己開發(fā)驅動程序，電路設計方面較為復雜。第三種方式的芯片內部集成了USB協(xié)議，不需編寫驅動程序。因此本文采用第三種方式。

本文選用FTDI公司的FT232 HL芯片進行通信傳輸。該芯片是基于USB 2.0的單通道高速橋接芯片，驅動自行處理USB協(xié)議數(shù)據(jù)。此款芯片可通過EEPROM配置為不同的串行或并行接口，如UART、245 FIFO、JTAG、SPI(MASTER)和I2C等接口。在并行FIFO傳輸模式下，異步數(shù)據(jù)傳輸速率高達8 MB/s，同步模式可達40 MB/s。同步通信模式下，通信雙方在同步時鐘域工作，在時鐘的邊沿控制下進行數(shù)據(jù)的讀寫[13]。異步通信模式下，通信雙方則工作在不同的時鐘域。因此，同步通信與異步通信相比，具有較高的傳輸速率。本系統(tǒng)使用同步245 FIFO模式，進行數(shù)據(jù)的高吞吐量傳輸，大幅提高數(shù)據(jù)的傳輸速率。

該系統(tǒng)將FT232HL內部時鐘作為上位機和FPGA的同步信號。FPGA和FT232HL的接口如圖4所示，USB芯片的ADBUS[7:0]為8位雙向I/O數(shù)據(jù)接口，與主控模塊的數(shù)據(jù)輸入引腳連接，用于數(shù)據(jù)的發(fā)送和接收。RXF#和TXE#分別為讀、寫準備信號，當兩者都為低電平時表示FPGA可讀、可寫。RD#和WR#分別為讀信號和寫信號，由FPGA控制。與異步模式相比，同步FIFO接口獨有兩個信號：CLKOUT時鐘信號和OE#輸入信號。該芯片驅動60 MHz的時鐘供外部系統(tǒng)使用，并且所有信號在時鐘上升沿到來時有效。讀信號有效之前，輸出OE#使能信號需提前至少一個時鐘周期有效，以供數(shù)據(jù)緩存區(qū)的周轉。

圖4 FT232HL模塊與FPGA接口連接圖

FT232HL的硬件接口電路如圖5所示，直接與USB接口相連，右邊的引腳均與FPGA相連。通過與93LC56 存儲芯片相連，將FT232HL配置為FT245 FIFO模式的信息存儲于芯片中。FT232HL雖然內部可自行產生時鐘，無需外掛晶振，但沒有外部晶振可能會導致輸出信號錯亂。因此，該芯片電路設計外接12 MHz晶振，連接該芯片的XCSI和XCSO引腳[4]。將12 MHz晶振五倍頻得到60 MHz時鐘信號，供數(shù)據(jù)回讀系統(tǒng)和上位機使用。

圖5 FT232HL硬件電路

該芯片使用的總線電源經(jīng)過濾波電路處理，為整個電路提供+5 V電壓。DM、DP引腳連接USB數(shù)據(jù)線，用于數(shù)據(jù)通信。通過VCCD輸出引腳向 VCCIO、VPLL和VPHY 引腳提供+3.3 V的電壓，同時為了減小噪聲干擾，在VCCD引腳與VCCIO、VPLL和VPHY引腳之間加入了電容濾波電路。

3 系統(tǒng)軟件設計

3.1 數(shù)據(jù)采集邏輯設計

該模塊采集的過載數(shù)據(jù)是單路信號，采樣率一般不超過10 kHz。系統(tǒng)上電復位后，主控模塊FPGA控制單路信號進入信號調理模塊，經(jīng)過調理放大后，進行A/D轉換。在A/D轉換過程中，將CONV信號置低來控制模數(shù)轉換。轉換完成后，需要時刻判斷BUSY信號的狀態(tài)，若BUSY置高，則說明正在執(zhí)行模數(shù)轉換操作，若該信號為低電平，則說明轉換結束。在轉換結束后，使用讀控制信號控制數(shù)據(jù)的讀取，完成過載數(shù)據(jù)的采集。

3.2 FIFO緩存單元

數(shù)據(jù)采集模塊中，采用單通道16位的AD芯片對數(shù)據(jù)模數(shù)轉換，轉換的數(shù)字信號傳輸?shù)酱鎯δK。由于AD轉換速率和存儲芯片存儲的速度不同，直接傳輸可能導致數(shù)據(jù)錯傳、少傳等問題，因此在FPGA內部建立FIFO IP核緩沖數(shù)據(jù)。由于采用16位的AD芯片，因此分為兩個八位進行傳輸。本系統(tǒng)調用FPGA內部寬度八位、深度4K的FIFO IP核，實現(xiàn)采集模塊向存儲模塊的通訊。系統(tǒng)上電后，每次都要對FIFO塊內清空，避免殘留數(shù)據(jù)干擾。當讀速度快于寫速度，F(xiàn)IFO內的數(shù)據(jù)全部被讀出，則會產生空信號；當寫速度快于讀速度，F(xiàn)IFO內數(shù)據(jù)量會達到最大深度，則易產生滿信號。在軟件設計中，需設定空標志、半滿標志和滿標志，控制相應的讀寫操作，使數(shù)據(jù)傳輸無誤。

當AD采集完成時，F(xiàn)IFO的讀控制信號置高，在時鐘沿來臨時，采集模塊向FPGA內部FIFO寫入數(shù)據(jù)，存儲芯片按照FIFO先進先出的原則讀出數(shù)據(jù)。數(shù)據(jù)存儲模塊與回讀模塊通信時，使用FT232HL同步FIFO模式實現(xiàn)通信，芯片內部包含1K字節(jié)的讀寫緩沖區(qū)。FIFO的寫控制信號由USB接口芯片給出，芯片內部寫FIFO寫入FPGA內的數(shù)據(jù)，將其轉換為8字節(jié)數(shù)據(jù)，可與FPGA實現(xiàn)直接通信。上位機讀取USB接口芯片內部讀FIFO塊內的數(shù)據(jù)，寫FIFO與讀FIFO之間互相傳輸。USB 2.0物理層與上位機信息交互，將主控模塊的8位數(shù)據(jù)以串口形式傳輸，處理FT232HL的讀寫請求，實現(xiàn)對FIFO控制信號和數(shù)據(jù)的處理。

3.3 過載數(shù)據(jù)存儲部分

在本系統(tǒng)中，過載數(shù)據(jù)存儲在FLASH中，上位機發(fā)送固定的讀取數(shù)據(jù)、擦除數(shù)據(jù)、停止讀數(shù)等操作指令來實現(xiàn)與測試系統(tǒng)的數(shù)據(jù)傳輸與通信。接收到來自上位機的“EF91”讀數(shù)操作指令后，存儲模塊控制FIFO將過載數(shù)據(jù)通過USB接口傳輸?shù)缴衔粰C。存儲模塊利用CE、RB、ALE、CLE 控制線實現(xiàn)了存儲芯片的數(shù)據(jù)讀取與上傳[14]。上電后，由FPGA向FLASH發(fā)送讀數(shù)據(jù)00H命令，然后發(fā)送數(shù)據(jù)的行地址和列地址，之后寫入確認命令30H，若FIFO非空，則讀取該地址的數(shù)據(jù)。若接收到“EF90”擦除命令，則FLASH以塊為單位進行擦除，上位機接收到芯片擦除完成的信息后再進行讀取等操作?！癊F92”是停止讀數(shù)指令，可根據(jù)系統(tǒng)的需要進行操作。

由于瞬態(tài)過載數(shù)據(jù)量過大且變化率過快，在讀取數(shù)據(jù)時，可自行設置起始讀取地址，目的在于省略有效數(shù)據(jù)到來前的無效數(shù)據(jù)，只取中間有效的數(shù)據(jù)，以此來節(jié)省讀數(shù)時間。同時，將兩個8位串口數(shù)據(jù)編幀為16位的并行數(shù)據(jù)，讀取操作的地址位標志是通過將高三位設置為“101”來實現(xiàn)的，起始地址位由剩下的十三位來實現(xiàn)，用以提高數(shù)據(jù)傳輸速率。

3.4 接口芯片軟件設計

USB模塊的主要功能是接收FPGA內部FIFO的緩存數(shù)據(jù)，通過FT232HL發(fā)送到上位機。FPGA與FT232HL之間通過8路雙向數(shù)據(jù)線傳輸數(shù)據(jù)和控制信號。此外，F(xiàn)T232HL包含1 K字節(jié)的接收和發(fā)送緩沖區(qū)[15]，用于USB數(shù)據(jù)和FPGA串行I/O數(shù)據(jù)之間的交換緩沖。FT232HL的同步245 FIFO模式時序如圖6所示。CLKOUT是一個60 MHz時鐘信號，用于芯片驅動，系統(tǒng)信號狀態(tài)的變化與時鐘信號同步。

圖6 FT232HL同步245 FIFO讀寫時序圖

若讀準備信號為低電平，則芯片F(xiàn)IFO接收緩存區(qū)內不為空，表示數(shù)據(jù)可讀。若該信號為高，則表明FIFO 接收緩沖區(qū)為空或有數(shù)據(jù)正在處理，此時，無法從緩沖區(qū)讀取數(shù)據(jù)[16]。如果寫入準備信號為低，則FIFO發(fā)送緩沖區(qū)未滿，說明可寫入數(shù)據(jù)。若該信號為高電平，則表明當前的FIFO傳輸緩沖區(qū)已滿或正被寫入新字節(jié)，此時無法執(zhí)行寫入操作[17]。當接收到上位機下發(fā)的控制信號時，先拉低讀準備信號，在OE#信號拉低持續(xù)至少一個時鐘周期后，拉低讀信號，芯片可通過八位數(shù)據(jù)總線將數(shù)據(jù)傳輸給FPGA。當芯片接收到發(fā)送數(shù)據(jù)的命令后，通過驅動WR#為低電平，F(xiàn)PGA在CLKOUT上升沿開始持續(xù)向FT232HL寫入數(shù)據(jù)。寫數(shù)據(jù)過程中，F(xiàn)PGA需持續(xù)判斷FIFO發(fā)送緩沖區(qū)的狀態(tài)。

本系統(tǒng)中，F(xiàn)PGA控制USB芯片的讀寫使用狀態(tài)機實現(xiàn)，如圖7所示。整個控制流程有5種狀態(tài)，分別為IDLE空閑狀態(tài)、START讀寫預備狀態(tài)、READ讀數(shù)據(jù)、WRITE寫數(shù)據(jù)和讀寫數(shù)據(jù)完畢。當USB接口芯片處于空閑狀態(tài)時，使能OE信號和讀寫控制信號置高，F(xiàn)PGA和上位機不能進行讀寫數(shù)據(jù)操作。此時判斷FT 232HL芯片內部讀寫FIFO狀態(tài)，若讀FIFO非滿，則進入讀操作預備狀態(tài)，讀數(shù)據(jù)準備信號RXF拉低。之后將OE使能信號和讀數(shù)據(jù)信號拉低，芯片內部讀FIFO從FPGA內部FIFO中讀取數(shù)據(jù)。若讀操作過程中RXF拉高，表明FPGA要發(fā)送的數(shù)據(jù)發(fā)送完畢，可進行下一次的操作。讀操作完成后，OE使能信號和讀數(shù)據(jù)信號置高，返回空閑狀態(tài)。若寫FIFO非空，則進入寫操作預備狀態(tài)，寫數(shù)據(jù)準備信號TXE拉低。在寫操作時，先將OE使能信號拉高，再拉低寫數(shù)據(jù)信號，寫FIFO塊中的數(shù)據(jù)通過USB接口開始發(fā)送至上位機。若寫操作過程中TXE拉高，表明上位機未準備好接收數(shù)據(jù)，等TXE信號置低后可繼續(xù)寫操作。寫操作完成后，OE使能信號拉低，寫數(shù)據(jù)信號置高，返回空閑狀態(tài)。

圖7 FT232HL同步245 FIFO讀寫時序圖

3.5 USB驅動模塊設計

要想通過USB接口實現(xiàn)主控模塊與上位機的數(shù)據(jù)通信，還需對上位機軟件進行設計。由于FT232HL芯片內部集成了USB協(xié)議，省去了驅動程序的編寫工作，芯片可直接配置為高速USB轉串口通信或單通道USB通信。前者是將芯片模擬為虛擬串口，可直接與上位機通訊，但該種方式傳輸速率較低。為獲得更好的傳輸性能，本系統(tǒng)選用單通道USB通信。

3.5.1 上位機軟件設計

上位機控制USB通信的流程如圖8所示。采用D2XX作為USB接口的設備驅動程序[18]，通過調用鏈接庫的函數(shù)實現(xiàn)USB與上位機的通信。上位機調用函數(shù)可檢測到當前連接的所有USB接口設備，通過FT_GetDeviceInfoList函數(shù)能夠獲得指定USB接口的詳細信息。確認設備信息后，通過調用 FT_Open()以及 FT_Read()函數(shù)打開并讀取 USB 設備的傳輸數(shù)據(jù)[19]。成功連接指定設備后，清空FT232HL的發(fā)送和接收緩沖區(qū)，之后再對USB 設備進行配置。

圖8 上位機流程圖

在配置設備時，最為關鍵的是設置FT232HL的工作模式。FT232HL默認為異步串行模式，通過FT_SetBitMode(ftHandle, 0, 0x40)將芯片進行設置，由應用程序發(fā)送到當前驅動程序，芯片則被設置為同步模式。另外，需對USB傳輸塊大小、FT232HL工作模式、讀寫等待時間等進行配置。配置完成后，上位機向 USB 設備發(fā)送讀取數(shù)據(jù)命令，若緩沖區(qū)此時無數(shù)據(jù)，則上位機開始讀取FPGA上傳的數(shù)據(jù)信息，并對數(shù)據(jù)進行處理并存儲。讀取和寫入 USB 設備所用到的函數(shù)分別是FT_Read和FT_Write函數(shù)。

讀取數(shù)據(jù)完成后，通過上位機得出數(shù)據(jù)傳輸?shù)乃俣?。主控模塊按照固定的幀格式編幀通信內容，通過檢查通信幀幀頭來分析上位機接收數(shù)據(jù)的錯誤率[20]。上位機讀取完數(shù)據(jù)后，可通過FT_close函數(shù)關閉USB接口。

3.5.2 FT232模式配置

過載測試系統(tǒng)通過USB芯片連接FPGA主控模塊和上位機之前，需先安裝USB驅動程序對芯片進行配置，下載固件后才能控制芯片的使用。使用的配置軟件是官方軟件FT_Prog，點擊掃描之后，軟件會自動檢測到USB設備。首先需要配置93LC56，并設置 USB 設備的各種信息和同步245 FIFO模式。要注意的是當配置外部晶振時，需選中USB External Oscilator，若無配置選中該項則會導致芯片無法啟動。上電后，F(xiàn)T232HL會讀取到設備的VID、PID以及各種信息，同時LED指示燈D1被點亮[21]，表明芯片的同步245FIFO工作模式已配置成功。

4 系統(tǒng)驗證

為驗證芯片時序，對FT232HL芯片進行了時序仿真，芯片接收上位機下發(fā)數(shù)據(jù)時，時序波形如圖9所示?？梢钥吹絩xf_n、oe_n、rd_n依次拉低電平，在oe_n拉低至少一個時鐘周期后，F(xiàn)T232HL在時鐘上升沿接收到有效數(shù)據(jù)，上位機發(fā)送的數(shù)據(jù)和芯片接收到的數(shù)據(jù)相同，因此可認為芯片接收數(shù)據(jù)功能沒有問題。芯片發(fā)送數(shù)據(jù)時序仿真波形如圖10所示，可以看到txe_n、we_n依次拉低電平，數(shù)據(jù)從34開始，每次加1，持續(xù)向上位機發(fā)送數(shù)據(jù)。由時序仿真波形可知，F(xiàn)T232HL的讀寫控制達到要求。

圖9 接收數(shù)據(jù)時序仿真

圖10 發(fā)送數(shù)據(jù)時序仿真

在過載測試數(shù)據(jù)回讀系統(tǒng)實物測試中，搭建了系統(tǒng)硬件電路。上位機與回讀系統(tǒng)使用USB接口連接，存儲模塊接收到讀數(shù)指令，上位機對其進行參數(shù)設置、系統(tǒng)復位和數(shù)據(jù)讀取擦除等操作。為驗證過載數(shù)據(jù)回讀系統(tǒng)的傳輸能力，將數(shù)據(jù)回讀至上位機進行速度測試。經(jīng)過多次測試，本系統(tǒng)采用FT232HL高速芯片，數(shù)據(jù)傳輸速度能夠穩(wěn)定達到46 MB/s。

將該回讀系統(tǒng)搭載在電磁軌道炮實彈測試，測試完成后，將存儲數(shù)據(jù)導出，測試結果如圖11所示。回讀過程中，數(shù)據(jù)沒有丟失現(xiàn)象，該彈丸發(fā)射過程中最大加速度可達13 330 g。該測試表明，該回讀系統(tǒng)能實現(xiàn)可靠傳輸，已成功應用于過載測試項目中，能夠完成存儲模塊內過載測試數(shù)據(jù)的讀取。

圖11 過載測試數(shù)據(jù)結果

5 結束語

本文設計了一種基于FPGA的瞬態(tài)過載測試數(shù)據(jù)回讀系統(tǒng)，系統(tǒng)使用高速USB 2.0芯片F(xiàn)T232HL與上位機實現(xiàn)通信，利用該芯片的同步接口，數(shù)據(jù)傳輸速率達到46 MB/s，在滿足數(shù)據(jù)傳輸準確性的同時提升了速率。該回讀系統(tǒng)集成度高，降低了USB接口設計的難度，加快了系統(tǒng)的開發(fā)進程。測試結果表明，該系統(tǒng)可成功實現(xiàn)過載數(shù)據(jù)的可靠回讀，驗證了瞬態(tài)過載測試數(shù)據(jù)回讀系統(tǒng)的可靠性和穩(wěn)定性。整體硬件電路設計簡單，可廣泛應用于類似的數(shù)據(jù)傳輸項目中。