毛群

（阿壩師范學(xué)院 電子信息與自動(dòng)化學(xué)院，四川汶川， 623002）

0 引言

頻率測(cè)量在信號(hào)處理、工程應(yīng)用中隨處可用，常見(jiàn)的頻率測(cè)量方法有直接測(cè)頻法和周期測(cè)頻法以及等精度測(cè)頻法。其中直接測(cè)頻、周期測(cè)頻法的弊端在于測(cè)頻誤差要隨待測(cè)信號(hào)本身頻率變化而變化，使其在工程應(yīng)用中有所限制。而等精度測(cè)頻法測(cè)量精度高且不會(huì)因待測(cè)信號(hào)頻率變化而發(fā)生變化[1]。

1 等進(jìn)度測(cè)頻法原理

等精度測(cè)量頻率方法消除誤差的原理是采用被測(cè)信號(hào)觸發(fā)門控信號(hào)，使得實(shí)際門控信號(hào)周期不再是一個(gè)固定值，而剛好是被測(cè)信號(hào)周期的整數(shù)倍，這樣便消除傳統(tǒng)測(cè)量中產(chǎn)生±l的周期誤差，使測(cè)頻精度與待測(cè)信號(hào)頻率無(wú)關(guān)，實(shí)現(xiàn)待測(cè)信號(hào)全頻率范圍等精度測(cè)量[2]。其時(shí)序如圖1所示，設(shè)在閘門時(shí)間T內(nèi)，計(jì)數(shù)器計(jì)數(shù)N個(gè)待測(cè)時(shí)鐘，計(jì)數(shù)M個(gè)基準(zhǔn)時(shí)鐘。

圖1 等精度測(cè)頻工作時(shí)序圖

在時(shí)間T內(nèi)，利用兩個(gè)計(jì)數(shù)器同步計(jì)數(shù)關(guān)系有：

則待測(cè)信號(hào)頻率為：

2 頻率計(jì)系統(tǒng)設(shè)計(jì)

數(shù)字頻率計(jì)系統(tǒng)由自動(dòng)增益控制AGC模塊、整形模塊、頻率采集模塊、主控模塊和液晶顯示模塊構(gòu)成，系統(tǒng)結(jié)構(gòu)框圖如圖2所示。頻率采集模塊采用FPGA實(shí)現(xiàn)，用它設(shè)計(jì)等精度測(cè)量模塊和SPI通信模塊，對(duì)數(shù)據(jù)進(jìn)行采集后送給單片機(jī)，完成對(duì)頻率數(shù)據(jù)的采集和與主模塊通信。主控模塊采用STM32F103C8T6單片機(jī)，其內(nèi)置64K或128K閃存程序儲(chǔ)存器，具有快速處理數(shù)據(jù)、低功耗、價(jià)格低廉等優(yōu)點(diǎn)。STM32單片機(jī)接收數(shù)據(jù)后，對(duì)數(shù)據(jù)進(jìn)行處理計(jì)算，送LCD液晶顯示。系統(tǒng)前端主要是利用壓控放大器AD603和檢波電路實(shí)現(xiàn)信號(hào)增益控制，集成施密特觸發(fā)器74HC14電路模塊實(shí)現(xiàn)信號(hào)整形[3]。

圖2 系統(tǒng)結(jié)構(gòu)框圖

3 核心模塊設(shè)計(jì)

■3.1 自動(dòng)增益控制及整形電路設(shè)計(jì)

為適應(yīng)各種頻率、幅度的待測(cè)信號(hào)fs，頻率計(jì)系統(tǒng)設(shè)計(jì)了自動(dòng)增益控制電路（AGC），該模塊主要由程控放大器AD603、高速比較器AD8561、集成放大器OPA690和檢波電路構(gòu)成，如圖3所示。電路基本原理：通過(guò)放大信號(hào)反饋改變電路放大倍數(shù)，實(shí)現(xiàn)自動(dòng)調(diào)節(jié)，使放大信號(hào)幅度在一定的范圍內(nèi)保持穩(wěn)定[4]。從而控制其增益，使其輸出幅度穩(wěn)定的信號(hào)。輸出信號(hào)通過(guò)如圖4所示共射放大整形電路輸入FPGA。

圖3 自動(dòng)增益控制電路圖

圖4 整形電路圖

■3.2 等精度測(cè)頻模塊電路的FPGA設(shè)計(jì)

基于等精度測(cè)頻原理，通過(guò)Verilog語(yǔ)言編寫(xiě)代碼，設(shè)計(jì)等精度測(cè)頻模塊電路，電路如圖5所示，本設(shè)計(jì)采用的是FPGA CycloneII-EP2C5T144C8N。脈沖計(jì)數(shù)（signal）采用系統(tǒng)時(shí)鐘分頻。單片機(jī)發(fā)送清零信號(hào)對(duì)FPGA計(jì)數(shù)器清零，發(fā)啟動(dòng)信號(hào)到FPGA的enable端口。經(jīng)過(guò)邏輯判斷后計(jì)數(shù)模塊輸出高電平的clken信號(hào)到DFF觸發(fā)器輸入D端口，此時(shí)觸發(fā)器輸出Q端是低電平，計(jì)數(shù)模塊還沒(méi)有開(kāi)始計(jì)數(shù)和計(jì)時(shí)，只有當(dāng)輸入信號(hào)出現(xiàn)上升沿時(shí)，觸發(fā)器輸出Q端才輸出高電平到計(jì)數(shù)模塊的gate_ctr端口（門控信號(hào)），計(jì)數(shù)模塊在門控信號(hào)為高電平時(shí)開(kāi)始對(duì)輸入信號(hào)和標(biāo)準(zhǔn)時(shí)鐘信號(hào)計(jì)數(shù)。當(dāng)計(jì)時(shí)到1s時(shí)，計(jì)數(shù)模塊控制邏輯輸出低電平的clken信號(hào)到DFF觸發(fā)器D端口，此時(shí)觸發(fā)器輸出Q端還是高電平，計(jì)數(shù)模塊還沒(méi)停止工作，只有當(dāng)輸入信號(hào)出現(xiàn)上升沿時(shí)，觸發(fā)器輸出Q端才輸出低電平到計(jì)數(shù)模塊的gate_ctr端口。因?yàn)橛?jì)數(shù)器是在輸入信號(hào)上升沿開(kāi)始工作，同樣在輸入信號(hào)的上升沿結(jié)束，實(shí)現(xiàn)了等精度測(cè)頻，沒(méi)有脈沖計(jì)數(shù)的誤差[5～6]。

圖5 等精度測(cè)頻原理的FPGA設(shè)計(jì)電路圖

在結(jié)束一次測(cè)量后，計(jì)數(shù)模塊（freq）輸出finish信號(hào)給單片機(jī)，單片機(jī)分時(shí)讀取計(jì)數(shù)數(shù)據(jù)和計(jì)時(shí)數(shù)據(jù)，并完成計(jì)算處理得出頻率。讀取數(shù)據(jù)需要sel、addr0、addr1控制信號(hào)參與，數(shù)據(jù)口(count)是8位，而計(jì)數(shù)（計(jì)時(shí)）32位，可分批讀取，當(dāng)SEL為1時(shí)，讀取計(jì)數(shù)值，分4次讀??；當(dāng)SEL為0時(shí)，讀取計(jì)時(shí)值，分4次讀取，然后進(jìn)行數(shù)據(jù)處理。讀取并處理完成數(shù)據(jù)的頻率值后，進(jìn)入下一次測(cè)量。下一次測(cè)量前，單片機(jī)發(fā)送clr清零信號(hào)到FPGA，把上一次的計(jì)數(shù)計(jì)時(shí)數(shù)據(jù)、信號(hào)標(biāo)志位等復(fù)位；單片機(jī)發(fā)送啟動(dòng)信號(hào)（低電平）到FPGA的enable端口，開(kāi)始新一輪測(cè)量。

■3.3 FPGA模塊設(shè)計(jì)

FPGA除了完成等精度測(cè)量電路，還要實(shí)現(xiàn)將采集的頻率數(shù)據(jù)與主控單片機(jī)模塊通信，故在FPGA中設(shè)計(jì)SPI通信模塊。其工作時(shí)序?yàn)镾CK上升沿?cái)?shù)據(jù)采樣，下降沿輸出數(shù)據(jù)。在SPI通信模塊中先分別捕捉由STM32傳送的SCK信號(hào)的上升沿和下降沿，然后SCK上升沿且CS為低電平，F(xiàn)PGA作為從機(jī)逐位讀取STM32主機(jī)發(fā)送的命令數(shù)據(jù)并寄存在rxd_data中，再傳送freq模塊的rxd_command；SCK下降沿且CS為低電平，F(xiàn)PGA從機(jī)通過(guò)MISO通道向STM32主機(jī)逐位傳送寄存在txd_Data中的數(shù)據(jù)。采用Verilog語(yǔ)言編程實(shí)現(xiàn)的FPGA電路設(shè)計(jì)如圖6所示。

圖6 FPGA模塊整體電路圖

■3.4 單片機(jī)主控模塊設(shè)計(jì)

單片機(jī)主控與外圍電路連接如圖7所示，本設(shè)計(jì)使用STM32F103C8T6單片機(jī)。其中2腳～14腳外接一個(gè)LCD液晶顯示，用于顯示測(cè)得的信號(hào)頻率和周期；21腳～24腳是用于與FPGA通信的四條SPI串線：從設(shè)備片選CS、MISO通道、MOSI通道和時(shí)鐘信號(hào)SCLK。四條SPI串線控制整個(gè)系統(tǒng)：通過(guò)SPICS選中FPGA或初始化FPGA，時(shí)鐘信號(hào)SCLK是由STM32控制，STM32向FPGA發(fā)送數(shù)據(jù)時(shí)設(shè)置為高電平，STM32接收FPGA傳回的數(shù)據(jù)時(shí)設(shè)置為低電平。MOSI通道用于STM32向FPGA發(fā)送數(shù)據(jù)或者命令，而MISO通道則是用于FPGA向STM32發(fā)送數(shù)據(jù)或者命令，通過(guò)這兩個(gè)通道，在時(shí)鐘信號(hào)的相應(yīng)階段，實(shí)現(xiàn)STM32和FPGA的通信。

圖7 STM32電路連接圖

STM32主控設(shè)計(jì)流程如圖8所示。當(dāng)系統(tǒng)開(kāi)始運(yùn)行，STM32單片機(jī)初始化I/O端口和LCD液晶顯示后，根據(jù)SPI協(xié)議，通過(guò)MOSI端向FPGA發(fā)送初始化命令（其中包括使能清零和數(shù)據(jù)清零），再向FPGA發(fā)送測(cè)頻使能信號(hào)，控制FPGA開(kāi)始測(cè)頻，F(xiàn)PGA計(jì)數(shù)器計(jì)數(shù)和定時(shí)。單片機(jī)檢測(cè)FPGA是否傳送回測(cè)頻結(jié)束信號(hào)，確定狀態(tài)：如果接收到測(cè)頻結(jié)束信號(hào)，則從FPGA中讀取測(cè)頻數(shù)據(jù)，同時(shí)控制FPGA停止測(cè)頻，然后對(duì)采集的數(shù)據(jù)進(jìn)行運(yùn)算處理得到所測(cè)的頻率和周期，并在LCD1602液晶上顯示，再將FPGA初始化，啟動(dòng)下一次測(cè)量。

圖8 STM32單片機(jī)主控流程圖

4 系統(tǒng)測(cè)試

由于自動(dòng)增益控制電路帶寬設(shè)計(jì)約為45MHz。系統(tǒng)測(cè)試時(shí)，在選 擇1Hz～40MHz內(nèi) 選 取100Hz、100kHz、1MHz、10MHz、40MHz頻率點(diǎn)進(jìn)行測(cè)試，測(cè)量結(jié)果如表1所示。從測(cè)量結(jié)果可以看出，所設(shè)計(jì)的等精度數(shù)字頻率計(jì)系統(tǒng)消除了頻率測(cè)量中的±1誤差，在整個(gè)測(cè)量范圍內(nèi)測(cè)量相對(duì)誤差都在2×10-4以內(nèi)，系統(tǒng)具有較寬測(cè)量范圍和一定精度。

表1 測(cè)量結(jié)果

5 結(jié)論

本文設(shè)計(jì)的數(shù)字頻率計(jì)主要利用FPGA和單片機(jī)設(shè)計(jì)，由FPGA采集計(jì)數(shù)值，單片機(jī)進(jìn)行頻率值計(jì)算和顯示，規(guī)避了FPGA不便于浮點(diǎn)運(yùn)算的不足，有效利用單片機(jī)便于控制及人機(jī)交互的特點(diǎn)。實(shí)驗(yàn)表明，提高系統(tǒng)晶振頻率和精度，可有效保證頻率計(jì)的測(cè)量精度，該設(shè)計(jì)具有潛在的實(shí)用價(jià)值。