王旭亮，林 彌，陳俊杰，韓 琪，羅文瑤，呂偉鋒

(杭州電子科技大學電子信息學院，浙江 杭州 310018)

0 引 言

1971年，蔡少棠教授首次提出憶阻器的概念，是繼電阻、電容和電感之后的第4種基本電路元件[1]。1976年，蔡少棠教授進一步分析了憶阻器的基本特征，提出憶阻系統[2]。憶阻器概念自提出后，相關研究僅停留在理論層面。2008年，惠普實驗室對憶阻器進行物理實現，證實了憶阻器的存在[3]。隨后，憶阻器在非易失性存儲器[4-5]、人工神經網絡[6-8]、混沌系統[9]和數字邏輯電路[10-11]等領域取得了重大成果。目前，憶阻器和CMOS晶體管構成的混合型電路是數字邏輯電路研究的主要方向之一，如基礎邏輯門單元[12-14]、全加器、乘法器[15-19]以及復雜的邏輯電路等。文獻[12]設計的憶阻比例“或”門和“與”門分別由2個極性相反的憶阻器串聯組成，并使用CMOS反相器來提供完整的邏輯門，實現了半加及全加電路；文獻[14]設計了一種憶阻器與CMOS晶體管結合的新結構多功能邏輯門，同時實現了“與”門、“或”門和“異或”門功能，并設計了基于多功能邏輯門的超前進位加法器；文獻[17]設計了由1個憶阻器和1個NMOS管構建的“非”門邏輯電路，并基于“非”門電路設計了2個輸入“或非”門和N個輸入“或非”門，構建了一種由1個NMOS管和5個憶阻器構成的同時具有“異或”和“與”邏輯功能的模塊，使用多功能模塊設計了兩位二進制乘法器，改善了芯片使用面積和延遲等問題。

異或運算作為基本的布爾邏輯，可以構成完備集，是全加器、乘法器、計數器等各種邏輯單元的關鍵組成部分，功能十分強大，但單一的邏輯功能影響了電路的集成化設計。本文以憶阻器和CMOS為核心，設計了一款全新的憶阻異或邏輯電路，并在此基礎上，搭建了僅由異或邏輯單元構成的混合型CMOS-憶阻全加器電路，實現了全加器功能。

1 Biolek閾值型憶阻器模型

由于憶阻器的制備較為困難，可采用憶阻器等效模型進行設計和研究。目前，較為熱門的等效模型有邊界偏移模型[3]、雙極性閾值行為模型[20]等。其中，Biolek閾值型憶阻器模型[21]具有確定的閾值電壓以及較大差的高低阻態(tài)，更適合數字邏輯電路，因此，本文使用Biolek閾值型憶阻器模型進行電路設計，憶阻器電路符號如圖1(a)所示。Biolek閾值型憶阻器模型的數學表達式如下：

I=X-1VM

(1)

(2)

f(VM)=β(VM-0.5)[|VM-Vt|-|VM+Vt|]

(3)

W(X,VM)=θ(VM)θ(ROFF-X)+θ(-VM)θ(X-RON)

(4)

式中，VM為憶阻器兩端電壓，I為流經憶阻器的電流，Vt為閾值電壓，X為憶阻器阻值，ROFF和RON分別為憶阻器的高阻態(tài)阻值和低阻態(tài)阻值，β為憶阻變化率，θ為階躍函數，W(X，VM)為階躍函數構成的窗函數。Biolek閾值型憶阻器模型具有可設置的開關電阻比和閾值電壓，在一定的操作電壓下可實現高低阻態(tài)的可逆轉變。取β=1013，Vt=4 V，ROFF=100 kΩ，RON=100 Ω，在模型兩端施加頻率為1 kHz，幅值為6 V的正弦信號，得到伏安特性曲線如圖1(b)所示。

由圖1(b)可知，當加載在閾值型憶阻器兩端的信號電壓超過其閾值電壓時，憶阻器的阻值在ROFF和RON之間轉換，由于ROFF和RON的數值相差較大，故曲線具有明顯的開關效應，適用數字邏輯電路的設計。

2 混合型CMOS-憶阻異或邏輯單元的設計

本文運用Biolek閾值型憶阻器和CMOS晶體管設計的憶阻異或邏輯單元如圖2所示，由5個CMOS晶體管和1個憶阻器Ma組成，其中M1，M2，M3為NMOS晶體管；M4，M5為PMOS晶體管；Vcc為工作電源，VA和VB為輸入電壓，Vout為輸出電壓。憶阻器參數設定為β=1013，Vt=4 V，ROFF=100 kΩ，RON=100 Ω，NMOS和PMOS晶體管溝道寬長比均為100，M1，M2，M3的型號為M2N6802，閾值電壓為3.5 V，M4，M5的型號為M2N6849，閾值電壓為-3.5 V。本文設計的電路結構中，憶阻器和CMOS晶體管均采用以上參數。

假設閾值型憶阻器初態(tài)為低阻態(tài)，輸入信號的高電平為邏輯1，低電平為邏輯0，其電路工作過程如下：

(1)當輸入信號A為低電平時，M1，M2截止，M4導通。若輸入信號B為低電平，憶阻器Ma兩端無電壓差，保持低阻態(tài)，憶阻值RMa=RON，則輸出支路電壓均為低電平，Vout為低電平；若輸入信號B為高電平，憶阻器正向偏置，憶阻值RMa=ROFF，輸出支路電壓均為高電平，Vout為高電平。

(2)當輸入信號A為高電平時，M1，M2導通，M4截止。若輸入信號B為低電平，M5導通，電源信號Vcc由M5和M1傳輸至M4的漏極，憶阻器Ma兩端無電壓差，保持低阻態(tài)，憶阻值RMa=RON，等效為小電阻接入到Vcc和地信號中，則Vout為高電平；若輸入信號B為高電平，憶阻器正向偏置，憶阻值RMa=ROFF，M3導通，接地信號由M3和M1傳輸至M4的漏極，憶阻器等效為大電阻，輸出信號相當于接地，則Vout為低電平。

綜上分析可知，當輸入信號A和B相同時，Vout為低電平；當A和B不相同時，Vout為高電平。所以，圖2電路實現了異或邏輯功能。

取時域仿真周期為4 ms，步長為10 μs，Vcc為5 V，VA和VB均為5 V的輸入信號電壓值，混合型CMOS-憶阻異或邏輯單元的PSPICE仿真結果如圖3所示，輸出電壓的高電平為4.7～5.0 V，低電平為0 V。

圖3 混合型CMOS-憶阻異或邏輯單元仿真曲線

從圖3可以看出，本文設計的CMOS-憶阻異或邏輯單元實現了正確的邏輯功能。

3 混合型CMOS-憶阻異或邏輯單元的應用

3.1 全加器理論

2個多位二進制數相加時，除了最低位外，每一位都應該考慮來自低位的進位，即將2個對應位的加數和來自低位的進位相加，進而實現全加器運算。假設A是加數，B是被加數，Cin是來自低位的進位，S是本位和，Cout是向高位的進位，全加器的數學表達式如下[22]：

S=A⊕B⊕Cin

(5)

Cout=AB+Cin(A⊕B)

(6)

式(5)和式(6)都用到異或運算，為了提高單一邏輯門的利用率，將表達式主體重組為異或邏輯，對式(6)中的AB進行變換，得到：

(7)

式(6)可表示為：

(8)

由式(8)可知，進位輸出信號Cout的表達式中存在異或邏輯和同或邏輯，若把異或運算(A⊕B)作為控制信號，進位輸出Cout可看作是1個2選1的數據選擇器，當(A⊕B)為低電平時，輸出B；當(A⊕B)為高電平時，輸出Cin。所以，在圖2的基礎上，只需增加1個數據選擇器單元即可實現憶阻器全加器的功能。

3.2 混合型CMOS-憶阻數據選擇器

圖4 混合型CMOS-憶阻2選數據選擇器電路圖

假設閾值型憶阻器初態(tài)為低阻態(tài)，其電路工作過程和第2節(jié)異或電路類似，即當VA為低電平時，Vout=VB；當VA為高電平時，Vout=VC。實現了2選1選擇器的功能。

時域仿真周期為4 ms，步長為10 μs，Vcc為5 V直流電源，VA和VB均為5 V的輸入信號電壓值CMOS-憶阻2選1數據選擇器電路的PSPICE仿真結果如圖5所示，輸出電壓的高電平為4.6～5.0 V，低電平為0 V。

圖5 混合型CMOS-憶阻2選1數據選擇器仿真曲線

由圖5可以看出，當輸入信號電壓值VA為低電平時，Vout=VB；當VA為高電平時，Vout=VC，說明混合型CMOS-憶阻2選1數據選擇器實現了2選1選擇器功能。

3.3 混合型CMOS-憶阻全加器

根據式(5)和式(8)，在CMOS-憶阻異或邏輯單元和CMOS-憶阻2選1數據選擇器電路的基礎上，本文設計了混合型CMOS-憶阻全加器，其電路如圖6所示，由3個閾值型憶阻器和13個MOS管構成。圖6中，A，B，Cin表示輸入信號，Cout表示進位輸出信號，S表示和輸出信號，Q為電路中間信號，表示A與B的異或運算的輸出信號。

圖6 混合型CMOS-憶阻全加器電路圖

時域仿真周期為4 ms，步長為10 μs，Vcc為5 V直流電源，VA和VB均為5 V的輸入信號電壓值，CMOS-憶阻全加器電路的PSPICE仿真結果如圖7所示，輸出電壓的高電平為4.6～5.0 V，低電平為0 V。

圖7 混合型CMOS-憶阻全加器仿真曲線

由圖7可以看出，混合型CMOS-憶阻全加器電路具有正確的全加器邏輯功能。

由于憶阻器具有納米尺寸，運行速度是CMOS的104倍[23]，其制作工藝可在CMOS的金屬層完成，所以，相較于傳統CMOS晶體管，使用憶阻器和CMOS混合搭建的數字電路的邏輯電路芯片的占用面積更小，電路功耗更低。在同種材料下，器件的數量是影響芯片的占用面積的主要因素，本文選取文獻[14]、文獻[18]及本文這3種不同的混合型CMOS-憶阻全加器電路，從憶阻器和CMOS晶體管的使用數量上進行比較，結果如表1所示。

表1 不同設計方法下憶阻全加器的元器件數量

從表1可以看到，與文獻[14]、文獻[18]設計的憶阻全加器電路相比，本文設計的混合型CMOS-憶阻全加器的晶體管和憶阻器均有一定數量的減少，說明本文設計的混合型CMOS-憶阻全加器占用面積更小，功耗更少。

4 結束語

本文運用CMOS和憶阻器，設計了一款可進行邏輯轉換的混合型CMOS-憶阻異或邏輯單元，實現了異或和選擇器的邏輯功能，設計電路使用的器件數量少，結構簡單，功耗小。同時，本文還基于設計的異或單元搭建了混合型CMOS-憶阻全加器電路，相比于現有的憶阻器全加器應用的器件數量更少，結構更加簡單。后期將利用該設計方法繼續(xù)搭建乘法器等復雜邏輯電路。