郭羿辰 盧聞州

基于改進(jìn)型二階廣義積分器的鎖相環(huán)研究

郭羿辰 盧聞州

（江南大學(xué)物聯(lián)網(wǎng)工程學(xué)院，江蘇 無(wú)錫 214122）

為了滿足并網(wǎng)變流器在不平衡電網(wǎng)下的控制要求，需要利用鎖相環(huán)算法來(lái)跟蹤檢測(cè)電網(wǎng)同步信號(hào)。由于傳統(tǒng)二階廣義積分正交信號(hào)發(fā)生器（SOGI-QSG）無(wú)法消除直流分量和諧波，本文提出改進(jìn)的二階廣義積分正交信號(hào)發(fā)生器（ISOGI-QSG）結(jié)構(gòu)，通過(guò)引入低通濾波器估計(jì)直流分量，并將ISOGI-QSG加入同步參考坐標(biāo)系鎖相環(huán)（SRF-PLL）中，進(jìn)而提出一種可抑制諧波和直流分量的諧波式增強(qiáng)型二階廣義積分器鎖相環(huán)（HESOGI-PLL）方法。最后，通過(guò)仿真驗(yàn)證了HESOGI-PLL方法的可行性。

鎖相環(huán)（PLL）；二階廣義積分器（SOGI）；直流分量；諧波

0 引言

隨著傳統(tǒng)能源的匱乏和污染的加劇，以風(fēng)能、太陽(yáng)能等作為能量來(lái)源的分布式發(fā)電系統(tǒng)得到廣泛應(yīng)用[1]。電網(wǎng)鎖相技術(shù)能夠提供電網(wǎng)同步信號(hào)，即基波頻率、相位、正負(fù)序分量等信息，在分布式發(fā)電系統(tǒng)的并網(wǎng)運(yùn)行環(huán)節(jié)中起到重要作用[2]。由于電網(wǎng)中普遍存在電壓不對(duì)稱(chēng)、直流分量、諧波等干擾，為了確?？煽康夭⒕W(wǎng)運(yùn)行，需要研究高性能的鎖相環(huán)（phase-locked loop, PLL）來(lái)滿足實(shí)際要求[3-5]。

同步參考坐標(biāo)系鎖相環(huán)（synchronous reference frame-phase locked loop, SRF-PLL）可以在理想電網(wǎng)下快速準(zhǔn)確地檢測(cè)出電網(wǎng)同步信號(hào)，但在電網(wǎng)畸變時(shí)，由于負(fù)序分量的影響，會(huì)產(chǎn)生鎖相誤差[6]。二階廣義積分正交信號(hào)發(fā)生器（second-order generalized integrator-quadrature signal generator, SOGI-QSG）利用非線性單元提取電壓基波分量及其90°移相信號(hào)，再通過(guò)瞬時(shí)對(duì)稱(chēng)分量運(yùn)算分離出基波正負(fù)序分量，能解決電壓不對(duì)稱(chēng)時(shí)的鎖相問(wèn)題[7]。但在電網(wǎng)故障時(shí)往往含有直流分量和諧波，會(huì)嚴(yán)重影響鎖相性能[8]。文獻(xiàn)[9]提出一種基于延時(shí)信號(hào)對(duì)消的鎖相環(huán)，來(lái)阻斷直流量，但在諧波影響下無(wú)法實(shí)現(xiàn)精確延時(shí)。文獻(xiàn)[10]在SRF-PLL環(huán)路中引入滑動(dòng)平均值濾波器，能有效處理高頻諧波問(wèn)題，但其算法比較復(fù)雜，會(huì)造成一定的時(shí)間延遲。

針對(duì)傳統(tǒng)二階廣義積分器（second-order gen- eralized integrator, SOGI）無(wú)法抑制直流分量和諧波的缺陷，本文提出改進(jìn)的二階廣義積分正交信號(hào)發(fā)生器（improved second-order generalized integratorquadrature signal generator, ISOGI-QSG），通過(guò)引入低通濾波器估計(jì)直流量；針對(duì)諧波問(wèn)題，提出諧波式增強(qiáng)型二階廣義積分器鎖相環(huán)（harmonic enhanced second-order generalized integrator-phase locked loop, HESOGI-PLL）方法，在鎖相前消除6倍頻交流量。仿真結(jié)果表明，在電網(wǎng)電壓含直流分量和諧波時(shí)，該方法能夠快速準(zhǔn)確地檢測(cè)出電網(wǎng)同步信號(hào)。

1 傳統(tǒng)SOGI-QSG的缺陷

傳統(tǒng)SOGI-QSG可以產(chǎn)生正交信號(hào)，同時(shí)濾去高次諧波，其結(jié)構(gòu)如圖1所示。圖1中，為輸入電網(wǎng)電壓，0和0為SOGI的兩路輸出信號(hào)，兩者相位相差90°，為SOGI的增益系數(shù)，1為SOGI的諧振頻率。

圖1 傳統(tǒng)SOGI-QSG結(jié)構(gòu)

SOGI-QSG的傳遞函數(shù)為

圖2為取不同值時(shí)，u()和qu()的伯德圖。u()表現(xiàn)出帶通濾波器特性，增大，直流分量幅值增大，系統(tǒng)帶寬增大；減小，動(dòng)態(tài)響應(yīng)速度變慢。qu()表現(xiàn)出低通濾波器特性，但是對(duì)頻率小于1的信號(hào)幾乎沒(méi)有濾波能力，會(huì)導(dǎo)致諧波分量（頻率低于50Hz的正弦信號(hào)）和直流分量對(duì)信號(hào)提取結(jié)果產(chǎn)生較大影響。

根據(jù)圖2，綜合考慮系統(tǒng)的動(dòng)態(tài)響應(yīng)和濾波性能，選取為1.41。

為滿足電力系統(tǒng)相位同步標(biāo)準(zhǔn)，實(shí)現(xiàn)精確鎖相，需對(duì)傳統(tǒng)SOGI鎖相環(huán)進(jìn)行改進(jìn)，以消除直流分量和諧波的影響。

圖2 SOGI-QSG的伯德圖

2 基于SOGI鎖相環(huán)的改進(jìn)方案

2.1 SOGI-QSG的改進(jìn)方案

首先分析直流分量對(duì)電網(wǎng)的影響，假設(shè)輸入電壓中含有直流分量，其表達(dá)式為

式中：m為輸入電壓幅值；dc為增加的直流分量。

經(jīng)鎖相后，當(dāng)1==100prad/s時(shí)，輸出信號(hào)為

由式（5）可知，輸出正交分量0中仍含有直流分量，且其影響程度與值呈正相關(guān)。

為了抑制正交分量中的直流分量，在SOGI- QSG結(jié)構(gòu)中加入一個(gè)具有固定截止頻率f的低通濾波器，以估計(jì)輸入電壓中可能存在的直流分量。ISOGI-QSG結(jié)構(gòu)如圖3所示。

圖3 ISOGI-QSG結(jié)構(gòu)

ISOGI-QSG的傳遞函數(shù)為

經(jīng)鎖相后，當(dāng)1==100prad/s時(shí)，輸出信號(hào)為

由式（9）可知，輸出正交分量0中的直流分量被有效消除。

為直觀顯示，繪制ISOGI-QSG的伯德圖如圖4所示。對(duì)比圖2和圖4可以看出，改進(jìn)前后u()幅頻特性相同，而改進(jìn)后qu()的特性與u()相同，表現(xiàn)出帶通濾波器特性，可以有效濾除直流分量。

圖4 ISOGI-QSG的伯德圖

2.2 HESOGI-PLL設(shè)計(jì)

在實(shí)際電力系統(tǒng)中，各次諧波含量和諧波次數(shù)成反比，即相比于更高次諧波，5、7次諧波含量相對(duì)較高，對(duì)并網(wǎng)變流器的影響較大[11]。

因此，本文主要考慮5、7次諧波對(duì)電壓信號(hào)檢測(cè)的影響。通過(guò)Clarke變換和Park變換，將三相電壓變換到兩相同步旋轉(zhuǎn)坐標(biāo)系下，有

由式（10）可知，基波正序分量表現(xiàn)為直流分量，基波負(fù)序分量表現(xiàn)為二倍頻正弦交流分量，5、7次諧波分量表現(xiàn)為六倍頻正弦交流分量。

根據(jù)雙二階廣義積分器的輸入輸出特性可知，該結(jié)構(gòu)可以消除二倍頻交流分量，但無(wú)法消除六倍頻交流分量。因此，本文提出一種基于ISOGI-QSG的鎖相環(huán)方法即HESOGI-PLL，HESOGI-PLL結(jié)構(gòu)如圖5所示。

HESOGI-PLL將q軸正序分量作為SOGI的輸入，將PLL回路中電網(wǎng)電壓角頻率的6倍作為SOGI的諧振頻率輸入，即

穩(wěn)態(tài)時(shí)，PLL輸出角頻率的6倍與輸入信號(hào)角頻率相等，根據(jù)式（8）、式（9）得到輸入為式（11）時(shí)的SOGI輸出信號(hào)為

圖5 HESOGI-PLL結(jié)構(gòu)

由式（12）可知，SOGI輸出信號(hào)與式（10）中正序交流分量相同，因此，可以減去該輸出信號(hào)來(lái)消除其影響，如圖5所示。

同理，可計(jì)算得到電壓正負(fù)序分量為

3 仿真驗(yàn)證

為驗(yàn)證所提出的鎖相環(huán)對(duì)直流分量和諧波的濾除效果，在Matlab/Simulink軟件中建立仿真模型，對(duì)SOGI-PLL、ISOGI-PLL、HESOGI-PLL的性能進(jìn)行比較測(cè)試。

3.1 模擬電網(wǎng)電壓不對(duì)稱(chēng)的情況

初始時(shí)，基頻為50Hz，輸入三相電壓幅值均為311V（1p.u.），在0.2s時(shí)，使B、C兩相電壓各跌落50%，此時(shí)電壓不對(duì)稱(chēng)。經(jīng)過(guò)計(jì)算，電壓跌落后正序電壓分量為0.67p.u.，負(fù)序電壓分量為0.17p.u.。對(duì)電網(wǎng)電壓g、頻率、正負(fù)序分量p、n的仿真結(jié)果如圖6所示。由圖6可以看出，SOGI-PLL和ISOGI-PLL都能準(zhǔn)確追蹤50Hz基波頻率，采集電壓正負(fù)序分量；但I(xiàn)SOGI-PLL的動(dòng)態(tài)響應(yīng)時(shí)間為0.02s，比SOGI-PLL慢了約0.005s，即1/4個(gè)周期左右。

3.2 模擬電網(wǎng)電壓含有直流分量的情況

初始時(shí)，基頻為50Hz，輸入三相電壓幅值均為311V（1p.u.），在0.2s時(shí)，在A相電網(wǎng)電壓上疊加大小為0.1p.u.的直流分量，仿真結(jié)果如圖7所示。

圖6 電壓不對(duì)稱(chēng)時(shí)仿真結(jié)果

由圖7（a）可知，當(dāng)電網(wǎng)電壓含直流分量時(shí)，由SOGI-PLL測(cè)得的頻率信號(hào)會(huì)發(fā)生明顯波動(dòng)，其數(shù)值在49.8～50.2Hz間呈正弦振蕩，無(wú)法準(zhǔn)確追蹤至50Hz基波頻率；正序分量呈正弦振蕩，且會(huì)產(chǎn)生負(fù)序分量。而由圖7（b）和圖7（c）可知，由ISOGI-PLL、HESOGI-PLL測(cè)得的頻率信號(hào)能在0.025s內(nèi)快速穩(wěn)定，追蹤至50Hz基波頻率；正負(fù)序分量能在0.025s內(nèi)準(zhǔn)確采集。

圖7 含直流分量時(shí)仿真結(jié)果

因此，相比SOGI-PLL，ISOGI-PLL與HESOGI- PLL均能消除直流分量的影響，但HESOGI-PLL在動(dòng)態(tài)響應(yīng)過(guò)程中的頻率超調(diào)比ISOGI-PLL小。

3.3 模擬電網(wǎng)電壓含有諧波的情況

初始時(shí)，基頻為50Hz，輸入三相電壓幅值均為311V（1p.u.）；0.2s時(shí)，在電網(wǎng)電壓上疊加大小為0.1p.u.的5次諧波和0.1p.u.的7次諧波，仿真結(jié)果如圖8所示?？梢钥闯觯?dāng)電網(wǎng)電壓含諧波時(shí)，電壓會(huì)發(fā)生一定程度畸變，由SOGI-PLL與ISOGI-PLL測(cè)得的頻率信號(hào)會(huì)發(fā)生明顯的正弦振蕩，無(wú)法準(zhǔn)確追蹤至50Hz基波頻率；正負(fù)序分量均會(huì)發(fā)生正弦振蕩。而由圖8（c）可知，由HESOGI-PLL測(cè)得的頻率信號(hào)基本保持穩(wěn)定，追蹤至50Hz基波頻率；正負(fù)序分量能在0.025s內(nèi)準(zhǔn)確采集。

圖8 含諧波時(shí)仿真結(jié)果

因此，相比SOGI-PLL與ISOGI-PLL，HESOGI- PLL可以消除諧波的影響。

4 結(jié)論

針對(duì)傳統(tǒng)SOGI-QSG的缺陷，本文提出了一種改進(jìn)的ISOGI-QSG結(jié)構(gòu)和HESOGI-PLL方法，來(lái)解決電網(wǎng)含直流分量和諧波的問(wèn)題，并對(duì)三種鎖相技術(shù)進(jìn)行理論分析。仿真結(jié)果表明，相比傳統(tǒng)SOGI，ISOGI可以有效消除直流分量的影響，但由于低通濾波器的引入，導(dǎo)致動(dòng)態(tài)性能受損；提出的HESOGI- PLL方法可以有效消除諧波的影響，并且在動(dòng)態(tài)響應(yīng)過(guò)程中的頻率超調(diào)很小。

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Research on phase-locked loop based on improved second-order generalized integrator

GUO Yichen LU Wenzhou

(School of Internet of Things Engineering, Jiangnan University, Wuxi, Jiangsu 214122)

In order to meet the control requirements of grid-connected converters under unba- lanced grid, a phase-locked loop (PLL) algorithm is required to track and detect grid synchronization signals. Since the traditional second-order generalized integrator-quadrature signal generator (SOGI- QSG) cannot eliminate DC component and harmonics, this paper proposes an improved second-order generalized integrator-quadrature signal generator (ISOGI-QSG) structure, which estimates the DC component by introducing a low-pass filter, then the ISOGI-QSG is added to the synchronous reference frame phase-locked loop (SRF-PLL), and a harmonic enhanced second-order generalized integrator phase-locked loop (HESOGI-PLL) method that can suppress harmonics and DC components is proposed. Finally, the simulation results verify the feasibility of the HESOGI-PLL method.

phase-locked loop (PLL); second-order generalized integrator （SOGI）; DC component; harmonics

2022-04-01

2022-04-10

郭羿辰（1997—），男，浙江紹興人，碩士研究生，主要從事電力電子變流控制方面的研究工作。