韓書磊，張威，周月飛，王艷飛

（空調(diào)設(shè)備及系統(tǒng)運(yùn)行節(jié)能國家重點(diǎn)實(shí)驗(yàn)室，珠海 519070）

引言

剩余電壓是電氣設(shè)備斷電之后常見的現(xiàn)象之一，為保證用戶在使用過程中的人身安全，在設(shè)計(jì)時(shí)會(huì)將剩余電壓限制在一個(gè)安全的范圍之內(nèi)，對(duì)此，從安全角度出發(fā)GB 4706.1《家用或類似用途電器的安全通用要求》[1]、GB 4943《設(shè)備技術(shù)信息（電氣事務(wù)設(shè)備）的安全》[2]、GB8898《音頻、視頻及類似電子設(shè)備安全要求》[3]等都對(duì)剩余電壓在不同角度提出了限制要求。

曹俐[4]等研究了一種過零檢測電路，與可調(diào)延時(shí)設(shè)計(jì)配合能使設(shè)備在交流峰值處準(zhǔn)確斷電，陳永強(qiáng)[5]等研究了剩余電壓在電磁干擾和人體安全電能方面影響，何勇[6]等從測試標(biāo)準(zhǔn)的角度分析了電氣設(shè)備的測試方法，龐聰[7]等研究了標(biāo)準(zhǔn)限值的由來和對(duì)測試設(shè)備的要求。

目前行業(yè)內(nèi)雖然對(duì)剩余電壓的產(chǎn)生和檢測方法有了一定的研究，但對(duì)降低剩余電壓的方法并沒有完善的理論依據(jù)和具體的設(shè)計(jì)方案。本文通過將設(shè)備電路簡化，推導(dǎo)剩余電壓的計(jì)算公式為降低剩余電壓方案提供理論依據(jù)，然后根據(jù)公式設(shè)計(jì)降低剩余電壓的方案并通過實(shí)際案例驗(yàn)證不同方案的可靠性。

1 剩余電壓的產(chǎn)生機(jī)理

在常見的設(shè)備電路中，為了實(shí)現(xiàn)各種功能常會(huì)在電路中添加電感、電容等元器件，此類元器件具有一定的儲(chǔ)能作用，在設(shè)備通電時(shí)會(huì)存儲(chǔ)一定的電能。設(shè)備斷開電源連接后，這些元器件會(huì)釋放出內(nèi)部儲(chǔ)存的電能，使得斷電之后電路中的電壓并不是立即消失，而是隨著時(shí)間逐漸衰減歸零。因此電氣設(shè)備斷電之后會(huì)存在剩余電壓，而過高的剩余電壓在使用過程中可能會(huì)對(duì)用戶造成電擊傷害，影響使用安全。將電路中的剩余電壓短時(shí)間內(nèi)快速消耗是所有廠商必需關(guān)注的問題。

2 剩余電壓理論模型

當(dāng)電氣設(shè)備與外部電源線路斷開連接時(shí)，由于電路中電感的儲(chǔ)能遠(yuǎn)小于電容，可以將內(nèi)部電路總電容和總電阻簡化為簡單的RC電路，此時(shí)電路內(nèi)部的電能消耗等效于一般RC電路的零輸入響應(yīng)狀態(tài)由此建立剩余電壓理論模型。

在電路斷電之前（t≤0時(shí)）電容電壓與電源電壓相等，斷電后由電容C提供電流如圖1所示，也即：

圖1 RC電路圖

剩余電壓以相同的指數(shù)規(guī)律衰減，衰減的快慢取決于R和C的乘積。在電氣鄰域中研究人員取τ=RC，以此觀察當(dāng)時(shí)間t=0，τ，2τ，3τ...情況下內(nèi)部電路剩余電壓的衰減情況。

以上剩余電壓計(jì)算公式的是基于理論模型推導(dǎo)出的，剩余電壓Ut的衰減主要取決于RC，在實(shí)際應(yīng)用中由于電路內(nèi)部元器件的設(shè)計(jì)偏差等因素影響，實(shí)際測試值會(huì)有一定的偏差。

3 剩余電壓優(yōu)化方案與可靠性驗(yàn)證

基于上述剩余電壓理論計(jì)算公式可知，當(dāng)時(shí)間t一定時(shí)，剩余電壓與RC的值呈正相關(guān)，R和C的乘積越小，電路中剩余電壓的衰減速度越快，剩余電壓值越小。所以降低剩余電壓的多通過調(diào)整電路中的電容C和電阻R而制定的。下述方案使用EMI接收機(jī)、功率吸收鉗、V型人工電源網(wǎng)絡(luò)、峰值斷電器、示波器以及100 MΩ探頭在電磁屏蔽室中驗(yàn)證各方案的效果與影響。

3.1 優(yōu)化放電電阻

設(shè)計(jì)電路的阻性負(fù)載多種多樣，為了實(shí)現(xiàn)各種功能在電路中用以減小通過元器件電壓的串聯(lián)電阻，減小元器件電流的并聯(lián)電阻以及各種非純電阻負(fù)載元件。更改此類電阻影響因素復(fù)雜多變，因此大多數(shù)廠家會(huì)專門設(shè)計(jì)放電電阻與后端負(fù)載電路并聯(lián)，然后利用放電電阻進(jìn)行放電，根據(jù)并聯(lián)電阻計(jì)算公式設(shè)計(jì)的放電電阻越小，實(shí)際電路的等效電阻值也越小，相應(yīng)的剩余電壓衰減越快。

圖2為某電氣設(shè)備AC輸入端濾波設(shè)計(jì)電路圖，原設(shè)計(jì)電路中放電電阻值R為3*240 kΩ，實(shí)測斷電1 s后的剩余電壓Ut最大值為80.23 V，為了降低剩余電壓調(diào)整放電電阻并進(jìn)行實(shí)測驗(yàn)證，測試數(shù)據(jù)如圖3所示。

圖2 更改放電電阻前輸入端濾波電路與剩余電壓實(shí)測圖

圖3 降低放電電阻時(shí)剩余電壓變化趨勢圖

考慮到受測設(shè)備的一致性剩余電壓實(shí)測數(shù)據(jù)可能存在一定的波動(dòng)，最終決定將放電電阻值降低為3*120 kΩ，此時(shí)測試斷電1 s后最大剩余電壓值為13.09 V,如圖4所示。

圖4 更改放電電阻后輸入端濾波電路與剩余電壓實(shí)測圖

為確保方案可靠性，針對(duì)上述方案隨機(jī)抽取10臺(tái)設(shè)備測試剩余電壓，實(shí)測數(shù)據(jù)如表1。

表1 更改放電電阻可靠性驗(yàn)證數(shù)據(jù)表

從測試數(shù)據(jù)可以看出方案效果穩(wěn)定，調(diào)整放電電阻可以有效的降低剩余電壓，但設(shè)備待機(jī)時(shí)純電阻元件消耗功率為P=U2/R，額定220 V電壓下放電電阻的待機(jī)功耗0.134 W，相當(dāng)于增加了設(shè)備的功耗降低了設(shè)備能效利用率，降低放電電阻R會(huì)導(dǎo)致電氣設(shè)備的功耗進(jìn)一步上升。在節(jié)能減排的國際背景下，歐美等國對(duì)電氣設(shè)備待機(jī)功耗都有嚴(yán)格限制，一般要求遵從國際“1 W”的倡議，這對(duì)設(shè)備的待機(jī)功耗影響極大，我國暫時(shí)對(duì)待機(jī)功耗沒有明確要求，但也有能效等級(jí)要求。所以在降低放電電阻方案時(shí)，需要考慮對(duì)待機(jī)功耗、耗電量、能效等方面的影響。

3.2 優(yōu)化X電容

電容在電路中的作用很多，除了常見的電解電容之外還有用以抑制電路電磁干擾、對(duì)電源整流濾波的X電容和Y電容。其中Y電容主要用于抑制電路中的共模干擾，使用的電容量較小，一般為pF級(jí)，由于其一端連接L/N線路一端連接功能地上，所以設(shè)計(jì)容量不能過大，否則可能導(dǎo)致設(shè)備的泄漏電流超過相關(guān)的安全標(biāo)準(zhǔn)。X電容用以抑制電路中的差模干擾，單個(gè)X電容通常設(shè)計(jì)在（0.1~0.47）μF，但一般設(shè)備的濾波電路會(huì)使用多個(gè)X電容與電感并聯(lián)來達(dá)到更好的濾波效果，客觀上電源輸入端的濾波電路設(shè)計(jì)中為了達(dá)到更好的濾波效果，X電容越大效果越好。

在基準(zhǔn)時(shí)間要求較高的振蕩電路或定時(shí)、延時(shí)電路中，若電解電容容量減小，可能造成振蕩頻率偏高，定時(shí)周期變短，造成時(shí)間誤差。這可能導(dǎo)致許多系統(tǒng)功能不穩(wěn)定甚至無法運(yùn)行的現(xiàn)象。同時(shí)由于Y電容容量小，調(diào)整Y電容對(duì)剩余電壓影響遠(yuǎn)小于X電容，且對(duì)共模干擾影響較大，所以常通過調(diào)整X電容的方式來達(dá)到降低剩余電壓的目的。

在某設(shè)備AC輸入濾波電路中，L、N線路上并聯(lián)3個(gè)電容量為0.33 uF的X電容，此電路斷電1 s后的最大剩余電壓實(shí)測值為48.08 V如圖5。為了降低剩余電壓調(diào)整電路中的X電容并進(jìn)行實(shí)測驗(yàn)證，測試數(shù)據(jù)圖6所示。

圖5 更改X電容前輸入端濾波電路與剩余電壓實(shí)測圖

圖6 降低X電容剩余電壓變化趨勢圖

考慮到受測設(shè)備的一致性剩余電壓實(shí)測數(shù)據(jù)可能存在的波動(dòng)以及電路的抗干擾能力，最終決定將X電容值調(diào)整為0.33+0.22+0.22μF，此時(shí)測試斷電1 s后最大剩余電壓值為10.25 V。

對(duì)設(shè)定的方案進(jìn)行可靠性驗(yàn)證，針對(duì)方案隨機(jī)抽取10臺(tái)設(shè)備測試剩余電壓，實(shí)測數(shù)據(jù)如表2所示。

表2 更改X電容可靠性驗(yàn)證數(shù)據(jù)表

從測試數(shù)據(jù)可以看出方案對(duì)降低剩余電壓效果穩(wěn)定，但是降低X電容會(huì)影響電路的抗干擾能力，設(shè)備更改電容之后騷擾電壓在150 kHz~1 MHz頻段時(shí)干擾信號(hào)明顯上升見圖7，但仍在限值之內(nèi)。

圖7 更改X電容前后設(shè)備騷擾電壓測試圖

在電源濾波、交流（音頻）耦合、交流旁路退偶、低頻振蕩等類似電路中的電容容量減小，理論上對(duì)系統(tǒng)不會(huì)造成太大影響，但實(shí)際上會(huì)影響電路的穩(wěn)定性。如濾波不好，會(huì)造成電壓波動(dòng)影響元器件使用壽命和可靠性；耦合不好，會(huì)影響信息傳輸；旁路不好，會(huì)造成電路自激干擾等。上述更改X電容方案中，雖然實(shí)測EMI騷擾電壓均值仍在限值內(nèi)，但也存在150 kHz~1 MHZ范圍余量較小的情況，這也意味著電路的抗干擾能力下降。

3.3 同時(shí)調(diào)整放電電阻和X電容

實(shí)際上設(shè)計(jì)電路時(shí)也會(huì)出現(xiàn)單獨(dú)調(diào)整電阻R或電容C無法達(dá)成降低剩余電壓至目標(biāo)值， 或者調(diào)整后影響電路穩(wěn)定性導(dǎo)致方案無法被接受，這種情況可以同時(shí)調(diào)整電阻和電容來達(dá)成預(yù)定降低剩余電壓的目標(biāo)。

在某設(shè)備電路設(shè)計(jì)中初始方案電路采用3*240 kΩ放電電阻和0.47+0.33+0.33 uF的X電容，實(shí)測斷電1 s后最大剩余電壓值91.02 V。為了降低剩余電壓調(diào)整X電容并進(jìn)行實(shí)測驗(yàn)證，測試數(shù)據(jù)如圖8所示。

圖8 降低RC時(shí)實(shí)測剩余電壓變化趨勢

考慮到受測設(shè)備的一致性，實(shí)測數(shù)據(jù)可能存在波動(dòng)，初步設(shè)定方案如表3。

表3 初步設(shè)定方案

對(duì)設(shè)定的方案進(jìn)行可靠性驗(yàn)證，針對(duì)設(shè)定的四種方案隨機(jī)抽取10臺(tái)設(shè)備測試剩余電壓，實(shí)測數(shù)據(jù)如圖9所示。

圖9 方案可靠性驗(yàn)證數(shù)據(jù)圖

四種方案實(shí)測均能降低剩余電壓且效果穩(wěn)定，驗(yàn)證更改后的待機(jī)功率發(fā)現(xiàn)：方案1的待機(jī)功率最低，方案2、3、4的待機(jī)功率相同，但均在限值范圍內(nèi)。對(duì)X電容的改動(dòng)可能影響電路抗干擾能力，四種方案EMI騷擾電壓測試如圖10。

圖10 四種方案騷擾電壓測試圖

從方案的騷擾電壓測試結(jié)果可以看出選用方案2電路抗干擾能力最好，由此確定方案：將電路中的放電電阻R改為3*120 kΩ，X電容改為3*0.33 uF如圖11所示。

圖11 更改方案后輸入端濾波電路圖

相較于單純的降低放電電阻或X電容，同時(shí)調(diào)整兩者在多數(shù)情況下對(duì)降低剩余電壓的效果更好，這從理論計(jì)算公式也能看出，但是在實(shí)際電路設(shè)計(jì)時(shí)同時(shí)調(diào)整兩者相對(duì)更復(fù)雜，需要同時(shí)考慮待機(jī)功耗和電路穩(wěn)定性。

4 結(jié)論

更改放電電阻、X電容的方案對(duì)降低電路剩余電壓效果顯著，理論上放電電阻與X電容設(shè)計(jì)的越低電路的剩余電壓衰減越快，但是在調(diào)整RC之后需要對(duì)相關(guān)電路重新評(píng)估和試驗(yàn)驗(yàn)證。為此總結(jié)降低剩余電壓的設(shè)計(jì)方案與影響分析為廣大設(shè)計(jì)者提供參考：

1）單獨(dú)調(diào)整放電電阻是一種簡單直接降低剩余電壓的方法，對(duì)后續(xù)電路功能與穩(wěn)定性的影響較小，但是會(huì)增加設(shè)備的無用功耗，特別是對(duì)設(shè)備的待機(jī)功率影響極為明顯，設(shè)備能效利用率降低，在不考慮設(shè)備功耗或者設(shè)計(jì)功耗余量較大時(shí)可以嘗試選用；

2）單獨(dú)調(diào)整X電容也是一種直接降低剩余電壓的方法，缺點(diǎn)是可能影響到電路的抗干擾能力造成設(shè)備抗干擾閾值降低，在一些電源電壓波動(dòng)大、工作環(huán)境惡劣等設(shè)備電路中需要謹(jǐn)慎選用；

3）同步調(diào)整放電電阻和X電容對(duì)降低剩余電壓的效果最好，對(duì)設(shè)備待機(jī)功耗和電路的抗干擾能力影響最小，缺點(diǎn)是方案周期較長需要不斷驗(yàn)證試錯(cuò)，多用于一些成熟產(chǎn)品的拓展開發(fā)上。