郭仲杰，劉楠，盧滬，劉申，曹喜濤

（西安理工大學(xué) 自動化與信息工程學(xué)院，陜西，西安 710048）

在空間應(yīng)用中，航天器主要受到總劑量效應(yīng)、單粒子效應(yīng)等輻照效應(yīng)的影響，從而導(dǎo)致半導(dǎo)體器件出現(xiàn)功能性錯誤、失靈甚至毀壞. 隨著工藝尺寸的縮小，單粒子效應(yīng)的影響越來越嚴重. 半導(dǎo)體集成電路是電子設(shè)備的核心部件，其抗輻照能力直接決定了整 個 航 天 器 的 可 靠 性 水 平[1-2]. 尤 其 是 作 為 供 電 設(shè) 備之一的DC-DC 轉(zhuǎn)換器，其抗輻照性能備受關(guān)注.

DC-DC 轉(zhuǎn)換器屬于數(shù)?；旌霞呻娐?，單粒子輻照對模擬電路的影響主要表現(xiàn)為模擬單粒子瞬態(tài)效 應(yīng)(analog single event transient, ASET). 研 究 表 明，高能粒子穿透半導(dǎo)體材料的深度取決于粒子能量[3]，粒子能量可以通過線性能量傳輸(linear energy transfer, LET)表述.

多模冗余設(shè)計是目前最常見的加固方案之一，SCHRAPE 等[4]中提出了一種基于三模冗余設(shè)計的D 觸發(fā)器，并通過一級濾波延時單元消除單粒子瞬態(tài)效應(yīng)的影響，該方案對SET 的抑制能力需要折中考慮延時的時間常數(shù)和時鐘周期的大小. AKETI等[5]中指出傳統(tǒng)冗余技術(shù)需要從一個電路或先前的輸出中獲得第3 個輸入到判決器，弊端在于其面積消耗較大，然而為了節(jié)省面積會引入額外的延遲.

ANDREOU 等[6]中通過對比不同拓撲結(jié)構(gòu)的帶隙基準電路，對版圖級的電荷共享機制做出了詳細說明，然而其加固效果極大程度上依賴于版圖布局.FAN 等[7]中為了較少面積開銷，在傳統(tǒng)環(huán)形柵工藝的基礎(chǔ)上通過工藝改進，對總劑量效應(yīng)和單粒子閂鎖效應(yīng)的抑制能力有顯著提升，但是工藝級加固方案多基于較成熟工藝進行優(yōu)化.

上述方案會帶來較大的面積、功耗，抗單粒子輻照性能評估滯后等不利因素，導(dǎo)致電路設(shè)計者在前期設(shè)計中難以評估電路抗輻照性能. 針對上述不利因素，基于一款商用0.18 μm BCD 工藝單片集成的Boost 型DC-DC 轉(zhuǎn)換器，對單粒子瞬態(tài)敏感特性進行了分析驗證，并提出了一種ASET 檢測與加固電路，實現(xiàn)了自動檢測與動態(tài)補償.

1 電路結(jié)構(gòu)及敏感性分析

如圖1 所示，是本文所研究的Boost 型DC-DC 轉(zhuǎn)換器系統(tǒng)架構(gòu). 以峰值電流型PWM 控制器為核心的控制系統(tǒng)為雙環(huán)結(jié)構(gòu)，其中電壓環(huán)為外環(huán)，輸出電壓經(jīng)過分壓得到的反饋信號與基準電壓經(jīng)過誤差放大后得到的誤差信號送入PWM 比較器，電流環(huán)為內(nèi)環(huán)，逐周期采樣電流信號. 電流信號和反饋信號共同對占空比進行控制.

圖1 Boost 型DC-DC 轉(zhuǎn)換器系統(tǒng)框架Fig. 1 System framework of boost DC-DC converter

當(dāng)高能粒子撞擊半導(dǎo)體材料中的敏感區(qū)域時，可能會產(chǎn)生ASET. 在ASET 的電路分析中，電荷收集機制可以通過在發(fā)生粒子碰撞的電路節(jié)點引入具有適當(dāng)特性的瞬態(tài)電流源來表示. 瞬態(tài)電流源可用雙指數(shù)函數(shù)進行建模，該電流模型[8-10]是由Messenger 等提出的，能夠較為準確地模擬高能粒子對電路敏感節(jié)點的作用. 該模型在推導(dǎo)時假設(shè)電子空穴的產(chǎn)生率是恒定的，因此雙指數(shù)電流模型和實際單粒子轟擊產(chǎn)生的波形之間存在一定的誤差. 然而，由于雙指數(shù)瞬態(tài)電流模型形式簡單易于操作，模擬精度較準確，因而仍被廣泛應(yīng)用于單粒子效應(yīng)電路級仿真中. 其表達式如式（1）所示.

式中，q為一個電子的電荷量，q=1.6×10-19C；ρ為目標材料的體密度，本文基于硅材料，因此在計算時基于硅材料的體密度進行計算,ρSi=2 328 mg/cm3；t為高能粒子入射的深度，以μm 為單位，為了方便計算，本文忽略了其實際大小，以1 μm 為標準進行計算；LET 的含義是高能粒子穿過目標材料單位長度路徑上所丟失的能量除以受到轟擊半導(dǎo)體材料的密度；Eeh是在目標材料中電離一對電子-空穴對所需要的最小能量，在硅材料中每電離一對電子空穴對需要3.6 eV；Q的單位為pC.

本文將采用上述單粒子瞬態(tài)電流模型進行電路級仿真 驗證，文中τα與τβ分別設(shè)置 為500 ps、10 ps.LET=50 MeV·cm2/mg 的 高 能 粒 子 產(chǎn) 生 的 電 荷 量 為Q≈0.717 pC，對應(yīng)雙指數(shù)電流峰值為I0≈1 mA.

圖2 給出了LET=50 MeV·cm2/mg 對應(yīng)的雙指數(shù)瞬態(tài)電流脈沖波形，電流峰值為905 μA，脈沖寬度約為3 ns. 進行ASET 仿真分析時，將此電流注入電路的敏感節(jié)點中模擬單粒子對電路節(jié)點的轟擊，脈沖注入時間和脈沖幅度、寬度均可根據(jù)需要調(diào)整.

圖2 單粒子瞬態(tài)電流脈沖波形Fig. 2 Single event transient current pulse waveform

高能粒子作用于模擬電路時，其表現(xiàn)形式較之于數(shù)字電路更復(fù)雜，更多樣，更加難以預(yù)測. 對模擬電路進行加固首先要對其性能和電路特性進行分析與驗證，因此，需要對DC-DC 轉(zhuǎn)換器環(huán)路的敏感特性 進 行 分 析 與 驗 證. 誤 差 放 大 器(error amplifier，EA)作為DC-DC 轉(zhuǎn)換器電壓環(huán)的核心模塊之一，將反饋電壓VFB與基準電壓VREF的差值放大，其輸出作為PWM 比較器的反向端輸入信號，如圖1 所示. 同時，EA 為環(huán)路提供足夠的增益，保證反饋調(diào)節(jié)的精度.系統(tǒng)穩(wěn)態(tài)下，當(dāng)EA 輸出共模電平由于ASET 的影響產(chǎn)生變化時，會導(dǎo)致PWM 比較器輸出寬窄脈沖，進而導(dǎo)致占空比D 發(fā)生變化，引起輸出電壓VOUT產(chǎn)生較大的波動或VOUT紋波電壓增加.

根據(jù)上述分析，需要對EA 的敏感節(jié)點進行確認. 圖3 是本文所采用的EA 結(jié)構(gòu)，將瞬態(tài)電流脈沖注入到該誤差放大器的敏感節(jié)點展開了分析驗證.通常情況下，單粒子敏感節(jié)點是包含反向偏置pn 結(jié)的節(jié)點，這是由于pn 結(jié)耗盡區(qū)的強電場可以非常有效地收集電荷. 根據(jù)注入節(jié)點為pmos 管或nmos 管注入不同方向的瞬態(tài)電流[11]，表1 列出了EA 輸入電平VFB=VREF正常偏置下，在全部反偏pn 結(jié)節(jié)點注入瞬態(tài)電流后，觀察到的EA 輸出共模電平跳變情況.

圖3 誤差放大器結(jié)構(gòu)Fig. 3 Error amplifier topology

表1 EA 注入ASET 電流時輸出變化情況Tab. 1 Output changes when EA injects SET current

當(dāng)粒子轟擊EA 各個節(jié)點并產(chǎn)生ASET 時，結(jié)合表1 的數(shù)據(jù)，轟擊M12漏極時產(chǎn)生的上脈沖跳變幅度達到最大值1.667 V，轟擊M13漏極時產(chǎn)生的下脈沖跳變幅度達到最大值1.729 V，最終確定EA 的輸出節(jié)點是對單粒子最敏感的節(jié)點. 這是由于EA 輸出節(jié)點與頻率補償電容相連接所導(dǎo)致的.

為了確定加固方案，進一步確認了ASET 對系統(tǒng)環(huán)路的影響. 在系統(tǒng)等效環(huán)路（如圖4 所示）中進行了單粒子瞬態(tài)電流脈沖注入，在不同負載條件下，驗證了ASET 對輸出電壓VOUT的影響. 分別在0、10 mA、55 mA、100 mA 和150 mA 負載下進行了驗證分析，仿真結(jié)果表明（如圖5 所示），隨著負載電流的增大，ASET 對VOUT的影響更加惡劣. 對于相同能量的ASET，VOUT的恢復(fù)時間基本相同，約為35 μs. 圖5 的波形是在系統(tǒng)等效環(huán)路上驗證的，主要反應(yīng)了ASET 與負載電流的關(guān)系，VOUT的變化量只反應(yīng)隨負載電流增大，注入相同能量ASET 的變化趨勢.

圖4 系統(tǒng)等效環(huán)路Fig. 4 System equivalent loop

圖5 不同負載下等效環(huán)路驗證結(jié)果Fig. 5 Results of equivalent loop validating under different loads

如圖6、圖7 所示，給出了150 mA 負載下，本文在系統(tǒng)環(huán)路中驗證ASET 時觀察到的寬窄脈沖現(xiàn)象和PWM 比較器的脈沖缺失現(xiàn)象.

圖6 150 mA 負載下寬窄脈沖現(xiàn)象Fig. 6 Wide and narrow pulse phenomenon under 150 mA load

圖7 150mA 負載下輸出脈沖缺失Fig. 7 Output pulse missing phenomenon under 150 mA load

由圖6、圖7 可觀察到，寬窄脈沖現(xiàn)象和脈沖缺失現(xiàn)象并非同時出現(xiàn). 在650 μs 時刻向EA 輸出節(jié)點注入ASET 瞬態(tài)電流，當(dāng)PWM 比較器響應(yīng)EA 輸出節(jié)點變化時，導(dǎo)致PWM 比較器提前翻轉(zhuǎn)，進而出現(xiàn)寬窄脈沖現(xiàn)象，如圖8（a）所示，可以解釋這一現(xiàn)象.而PWM 比較器中所出現(xiàn)的脈沖缺失現(xiàn)象可解釋為：如圖8（b）所示，當(dāng)輸出電壓VOUT響應(yīng)EA 變化持續(xù)掉電后（這需要持續(xù)一段時間），導(dǎo)致反饋電壓VFB低于基準電壓VREF而使得VC被拉高且VSIGMA持續(xù)一段時間低于VC，使得PWM 比較器未翻轉(zhuǎn).

圖8 波形分析Fig. 8 Waveform analysis

2 單粒子加固設(shè)計方法

本文提出的抗單粒子瞬態(tài)效應(yīng)加固電路框架如圖9 所示. 通過一級模擬緩沖器隔離EA 輸出節(jié)點與采樣開關(guān)、采樣電容CS之間的連接. 當(dāng)DC-DC 環(huán)路正常工作時，采樣開關(guān)每100 個時鐘閉合一次，刷新采樣電容CS上的電荷，以保證采樣電容CS上的電壓保持不變，并將該電壓VCS作為基準電壓接入加固電路正向端. 加固電路的反向端直接與EA 的輸出節(jié)點相連接，用于檢測ASET. 加固電路將VCS與VC進行比較，VCS大于VC時，加固電路提供一路灌電流為EA 節(jié)點充電；反之，加固電路提供一路拉電流為EA節(jié)點放電. 通過快速充放電加速EA 節(jié)點ASET 瞬態(tài)電流的釋放，以緩解ASET 對EA 輸出共模電平VC的影響，從而達到加固目的.

圖9 電路級單粒子加固電路框架Fig. 9 Circuit level single event RHBD circuit framework

如圖10 所示，給出了抗單粒子瞬態(tài)加固電路的結(jié)構(gòu). 其工作原理為：首先通過M1～M24組成的軌對軌運放電路將VCS與VC轉(zhuǎn)化至電阻R1、R2兩端，當(dāng)單粒子轟擊EA 輸出節(jié)點并引發(fā)ASET 時，若發(fā)生單粒子瞬態(tài)下脈沖電流，此時VC小于VCS，電阻R2所在支路的PMOS 管M28導(dǎo)通，由M33～M36組成的加固電路充電支路開始工作，為EA 輸出節(jié)點提供灌電流Iout1，以快速使其恢復(fù)；若發(fā)生單粒子瞬態(tài)上脈沖電流，此時VC大于VCS，電阻R1所在支路的PMOS 管M27導(dǎo)通，由M29～M32組成的加固電路放電支路開始工作，為EA 節(jié)點提供拉電流Iout2，以加速其恢復(fù). 當(dāng)EA 輸出節(jié)點未發(fā)生ASET 時，M27、M28均截至，此時，電阻R1、R2所在支路的電流完全由M25、M26提供，充放電支路的管子均截至.

圖10 抗單粒子加固電路結(jié)構(gòu)Fig. 10 SET RHBD circuit topology

當(dāng)EA 輸出節(jié)點遭受單粒子轟擊而引發(fā)ASET時，其共模電平升高或降低，通過檢測其電壓跳變量ΔVC，如式（4）和（5）所示.

為了提供一定的裕量，本文將其設(shè)置為±15 mV，即只有當(dāng)IR1或IR2大于Ibias5時，充放電支路才會有一條支路正常工作，Iout1、Iout2的表達式分別如式（8）和（9）所示.

圖10 中的加固電路采用軌對軌輸入級適應(yīng)了EA 較大的輸出共模范圍，拓寬了檢測區(qū)間. 跨導(dǎo)變化并未引起IR1、IR2線性區(qū)間的大幅度變化，能夠滿足加固需求. 本電路的優(yōu)點是能夠根據(jù)檢測到的ASET 幅值大小，提供對應(yīng)大小的補償電流，實現(xiàn)了自適應(yīng)補償效果.

3 加固效果驗證與分析

基于0.18 μm BCD 工藝對所提出的電路進行了物理版圖設(shè)計與全面仿真驗證，圖11 為芯片的版圖照片.

圖11 芯片版圖照片F(xiàn)ig. 11 Chip layout photo

整體芯片的面積為700 μm×663 μm，其中誤差放大器的版圖面積為250 μm×117 μm，本文所提出的加固電路面積為263 μm×99 μm. 輸入電壓為2.9～4.5 V，輸出電壓為5.9～7.9 V.

為驗證所提方案的可行性與創(chuàng)新性，重點對加固前后的環(huán)路瞬態(tài)進行了詳細的測試驗證.

電壓環(huán)的穩(wěn)定性體現(xiàn)在輸出電壓是否振蕩，是衡量電壓環(huán)特性的關(guān)鍵參數(shù)之一. 為了驗證加固電路對系統(tǒng)穩(wěn)定性的影響，進行了分析驗證，得到了表2和表3 的數(shù)據(jù). 表2 是加固前電壓環(huán)穩(wěn)定性驗證結(jié)果，表3 是引入加固電路后電壓環(huán)穩(wěn)定性驗證結(jié)果. 通過對比加固前后數(shù)據(jù)可知，無論是加固前還是加固后，電壓環(huán)相位裕度均滿足穩(wěn)定性設(shè)計要求. 值得注意的是，隨著負載電流的增大，環(huán)路增益也隨之增大，這可能是隨著負載電流增大，ASET 對輸出電壓VOUT影響越大的原因. 因此，最大負載電流是驗證ASET的最壞情況.

表2 加固前電壓環(huán)穩(wěn)定性驗證結(jié)果Tab. 2 Results of normal voltage loop stability

表3 加固后電壓環(huán)穩(wěn)定性驗證結(jié)果Tab. 3 Results of RHBD voltage loop stability

典型情況下，針對不同負載電流下的ASET 進行了加固前后的仿真驗證，仿真波形如圖12 所示. 隨著負載電流的增大，ASET 對輸出電壓VOUT的影響越來越大，由輕載10 mA 下的2 mV 跳變量增大到重載150 mA 下的10 mV，這與前文分析的結(jié)果是一致的.引入加固電路后，系統(tǒng)抑制ASET 的能力顯著提升，重載下跳變量最大不超過1 mV，如圖12（b）所示. 圖12中的仿真結(jié)果表明，提出的加固方案能夠適應(yīng)不同負載條件下的ASET.

圖12 不同負載下加固結(jié)果Fig. 12 Results under different loads

經(jīng)過前文的分析可知，最大負載電流是ASET 最壞情況. 在這種前提條件下，驗證了PVT 變化下的情況，如圖13 所示. 隨著工藝角從FF 變化到TT 再變化到SS 下，系統(tǒng)受到ASET 的影響越來越嚴重. 尤其是在SS 工藝角、85 °C、2.9 V 電源電壓下，ASET 對輸出電壓VOUT的影響最惡劣.

圖13 在PVT 影響下ASET 對輸出電壓的影響Fig. 13 The influence of ASET on output voltage under PVT

在上述最惡劣情況下，針對不同LET 值，驗證了加固電路的加固效果，結(jié)果如圖14 所示. 這里，定義對單粒子瞬態(tài)效應(yīng)抑制能力σ，如式（10）所示.

圖14 PVT 最壞情況下不同LET 值A(chǔ)SET 對輸出電壓加固前后影響Fig. 14 Influence of ASET on output voltage at different LET and the worst case of PVT

式中：VSET,non是正常情況下注入ASET 輸出電壓VOUT跳變幅度；VSET,RHBD是加固后注入ASET 輸出電壓VOUT跳變幅度. 本文所提出的電路最大能夠免疫LET=100 MeV·cm2/mg 的粒子轟擊產(chǎn)生的瞬態(tài)影響. 針對不同LET 的空間粒子，抑制能力達到86.07%以上，LET=100 MeV·cm2/mg 時抑制能力最佳，達到97.70%.

表4 列出了本文所提出電路的加固效果與文獻[6]、文獻[12]、文獻[13]的對比. 本文提出的加固電路對ASET 的抑制能力優(yōu)于文獻[6]、文獻[13]；WANG 等[12]設(shè)計的振蕩器并未緩解SET 產(chǎn)生時所引起的電壓幅度變化，而是提出了一種雙互鎖存結(jié)構(gòu)RS 觸發(fā)器，同時對柵極尺寸進行了設(shè)計，提高了臨界電荷，并且引入了三模冗余技術(shù)和施密特觸發(fā)器，最終還利用了版圖級加固方法才消除了SET 對輸出的影響；本文提出的電路能在LET=100 MeV·cm2/mg下正常工作，優(yōu)于上述文獻.

表4 文獻對比Tab. 4 Literature comparison

4 結(jié) 論

本文對DC-DC 轉(zhuǎn)換器中的單粒子瞬態(tài)特性進行了分析，研究了單粒子瞬態(tài)對環(huán)路響應(yīng)的影響. 根據(jù)分析驗證結(jié)果，提出了一種電路級ASET 自動檢測與加固電路. 通過檢測單粒子瞬態(tài)電壓跳變量并將其轉(zhuǎn)化為動態(tài)補償電流參數(shù)對敏感節(jié)點提供灌電流或拉電流，根據(jù)不同大小的電壓變化轉(zhuǎn)換為對應(yīng)電流，實現(xiàn)了對不同單粒子能量下的自適應(yīng)檢測與加固. 最后基于0.18 μm BCD 工藝完成電路設(shè)計與全面驗證，結(jié)果表明本文所采用加固電路可以抑制ASET對Boost 型DC-DC 轉(zhuǎn)換器的誤差放大器節(jié)點的影響，能夠抵抗LET=100 MeV·cm2/mg 的單粒子轟擊，輸出電壓VOUT的波動最大不超過1 mV，抑制能力達到86.07%以上.