戴星明，劉穎異，唐旭升,

（1.東南大學微電子學院，南京 210096；2.東南大學網絡空間安全學院，南京 210096）

1 引言

在電路設計中，數據轉換器作為模擬信號和數字信號的接口電路得到了廣泛的應用。數據轉換器主要分為兩大類：模數轉換器（ADC） 和數模轉換器（DAC）。ADC 將光照、壓強、濕度等模擬信號轉換成數字信號進行存儲、處理或者傳輸，DAC 可以將這些處理過的數字信號轉換成模擬信號反饋到現實世界中。隨著互補金屬氧化物半導體（CMOS）工藝的特征尺寸不斷縮小，數字系統(tǒng)的處理速度越來越快，對DAC 提出了更高的性能要求。電流舵DAC 具有高速、高精度的特點，廣泛應用在5G 通信和軍工等領域。電流舵DAC 屬于使用大量相同模塊（開關電流單元）設計的電路類型，因此最重要的性能指標取決于這些模塊的匹配行為[1-2]，如何快速通過某種機制來評估電流源的失配是否符合設計要求成為了問題的關鍵。采用相同工藝，由于電流源管的失配，不同批次制造出來的芯片積分非線性（INL，eINL）和微分非線性（DNL，eDNL）不同。為了描述特定工藝下電流源管的失配對DAC 靜態(tài)指標的影響程度，業(yè)界引入了INL 良率的概念，INL良率定義為在多個相同的DAC 芯片樣本中INL 小于0.5 LSB 的概率[3]。在此基礎上，文獻[4]推導出了一個公式，描述管子失配對電流舵DAC INL 良率的影響，通過計算可以獲得管子失配與INL 良率的映射關系。試驗表明這種方法要求的單位電流源管尺寸過大，導致DAC 梯度效應增強，寄生電容增大，動態(tài)性能下降，成本提高。蒙特卡羅仿真是評估失配最精確的方法，但是仿真時間與DAC 的分辨率呈指數關系，極大地影響了設計效率。

本文提出一種基于MATLAB 的驗證模型，能夠高效、精確地評估出電流舵DAC 各個電流源管之間的匹配特性，構建出電流舵DAC 的靜態(tài)誤差模型，并用數據證明了該模型的精確性和高效性。

2 電流舵DAC 靜態(tài)誤差分析

電流舵DAC 中需要參數一樣的晶體管，由于工藝偏差，實際生產出來的晶體管工藝參數不會完全一樣。晶體管的失配主要體現在尺寸、摻雜濃度、氧化層厚度等方面，這些參數會影響電流源的輸出電流。電流舵DAC 由多個相同的開關電流單元組成，電流源管的失配會讓開關電流單元產生的實際電流與理想值之間存在偏差，這種偏差會對電流舵DAC 的靜態(tài)性能造成直接的影響，所以通常將此類誤差稱為靜態(tài)誤差。不考慮MOS 管的溝道長度調制效應和襯偏效應，工作在飽和區(qū)的電流源管所產生的電流大小為[5]：

其中參數μ0、Cox、VT與工藝有關，μ0為MOS 管的載流子遷移率，Cox為MOS 管的柵氧化層電容，VGS為MOS管柵端和源端的電壓差，VT為MOS 管的閾值電壓，W和L 為MOS 管的柵寬、柵長，β 為電流因子。對式（1）求微分得到電流的絕對誤差為：

式（2）除以式（1）得到單位電流的相對誤差為：

本文只考慮工藝參數失配引起的隨機性誤差，不考慮系統(tǒng)誤差[6]，則式（3）可簡化為：

電流的相對誤差呈正態(tài)分布[8]，式（4）的方差表示為：

電流因子相對誤差的方差和閾值電壓誤差的方差可以表示成：

其中Aβ和AVT是與工藝相關的比例系數，體現了特定工藝下晶體管電流因子和閾值電壓的失配程度。由于σI=σ(ΔI)，單位電流相對誤差的方差表示為[6]：

式（8）兩邊同時開方得到單位電流的相對標準差為：

式（9）表明，管子的失配與MOS 管的柵長、柵寬以及過驅動電壓（VGS－VT）反相關。

電流源管的失配會影響電流舵DAC 的輸出電流，通過以上分析和推導，電流源管失配可以通過單位電流的相對標準差來描述，根據PELGROM 提出的關于MOS 管的失配模型，將單位電流的相對標準差與管子的尺寸、過驅動電壓聯系了起來。

3 構建電流舵DAC 靜態(tài)誤差模型

第2 節(jié)主要分析推導了電流源管工藝參數失配對電流造成的影響，并且介紹了電流隨機失配誤差分布的特點。為快速評估DAC 電流的相對標準誤差是否符合設計要求，本節(jié)提出了一種靜態(tài)誤差模型，借助MATLAB 模擬電流源管隨機失配對電流產生的影響，并生成具體的INL 結果，多次循環(huán)得出INL 良率。

3.1 電流源的隨機失配誤差

對于一個N 位的電流舵DAC，主要由（2N－1）個單位電流源組成，每個單位電流源的隨機誤差都是不相關的，隨機誤差一般服從均值為0、標準差為σ 的正態(tài)分布[8]，單位電流的隨機誤差表示成：

不同權重的電流源，其隨機失配誤差對應的標準差不同。假設一個采用全二進制譯碼方式的電流舵DAC，輸入碼Di直接控制一個由2i個單位電流源并聯而成的電流源，輸出電流的標準差為：

3.2 DAC 靜態(tài)性能

電流源管的隨機失配主要表現在輸入碼對應的輸出幅值差異，幅值誤差直接影響DAC 的靜態(tài)參數指標DNL 和INL。差分輸出有許多優(yōu)勢，可以抑制共模噪聲、增加步長幅度、縮短輸出建立時間，所以電流舵DAC 一般采用差分輸出的結構。在數字碼k 下，差分結構電流舵DAC 的DNL 和INL 為：

其中I（k）表示數字碼k 對應的電流輸出幅值，ILSB為單位電流的平均值。

3.3 MATLAB 建模

帶有隨機失配誤差的電流源如圖1 所示，1 個單位電流源輸出電流I0及由2i個單位電流源并聯構成的電流源輸出電流Ii分別為：

圖1 帶有隨機失配誤差的電流源

其中Iref是理想單位電流值，ΔI0為1 個單位電流源輸出電流的誤差項，在MATLAB 中，誤差項用函數normrnd(0,σ)模擬，ΔIi為電流權重為2i的誤差項，利用MATLAB 中的函數normrnd(0,σi)來模擬。

在誤差電流模型基礎上，構造出帶有隨機失配誤差的電流舵DAC。假設一個分辨率為N 的全二進制譯碼電流舵DAC，當數字碼為k 時，DAC 的輸出為：

其中0≤k≤2N-1，Di為十進制碼轉換成二進制碼的第i 位表示二進制碼Di的取反。

將式（16）代入式（12）（13），得到N 位全二進制譯碼電流舵DAC 靜態(tài)性能的模型：

對于高分辨率全二進制譯碼電流舵DAC，假設輸出擺幅確定，則ILSB為一確定的常數，ILSB近似等于Iref。因此式（17）（18）可以簡化成：

從式（19）（20）可以看出，電流舵DAC 的靜態(tài)性能與單位電流大小無關，只與單位電流的偏差有關：eDNL(k)由相鄰2 個輸入信號控制的電流誤差的差值決定；而eINL(k)由當前輸入信號控制的電流誤差累積之和決定，容易產生較大非線性。

在前面的基礎上，利用MATLAB 軟件構建一個完整的電流舵DAC 靜態(tài)誤差模型。模型中主要設有5個變量，分別是最低位二進制譯碼的位數bit_LSB，次高位溫度計譯碼的位數bit_ISB，最高位溫度計譯碼的位數bit_MSB，σI 和Iref。DAC 會根據應用采用不同的分段結構，通常采用3 段或者2 段式。將DAC 模型的位數設置成3 個變量，若DAC 采用2 段式的架構，則將bit_ISB 設為0。根據DAC 的分段策略，利用normrnd 函數模擬如式（14）（15）那樣帶有失配誤差的電流。輸入信號為0~（2N－1）連續(xù)的整數，DAC 模型將數字碼轉換成帶有失配誤差的模擬量，利用式（19）（20）生成相應的DNL 和INL。對于每個σI，重復上述操作100 次，統(tǒng)計INL 小于0.5 LSB 的次數占100 的比重，由此得到單位電流相對標準差與INL 良率的關系。

整個靜態(tài)誤差模型首先根據電流舵DAC 的分段結構確定每位數字碼控制的電流權重，根據電流權重及σI，利用MATLAB 函數生成電流的誤差項，然后通過式（20）得到不同數字碼對應的INL 結果，循環(huán)100次，評估出單位電流相對標準差對INL 良率的影響。

4 靜態(tài)誤差模型輔助設計

本 節(jié) 基 于 TSMC 0.18 μm MIXD SIGNAL SALICIDE 1.8 V/5 V AL_FSG 1P6M 工藝，借助第3 節(jié)構建的靜態(tài)誤差模型，輔助完成電流舵DAC 電流源管的設計。要求電流舵DAC 的分辨率為14 bit，采樣頻率為100 MHz，靜態(tài)性能DNL 和INL 均小于0.5 LSB，差分輸出范圍為－1~1 V[9]。

4.1 確定單位電流的相對標準差

對一個DAC 而言，想要保證其單調性，INL 必須小于0.5 LSB?？紤]到DAC 的系統(tǒng)誤差、有限輸出阻抗、開關失配等其他非理想因素[10]，靜態(tài)誤差模型運行出來的INL 良率至少達到99%，為設計留有余量。

綜合考慮面積、開關數量、性能等方面，14 位電流舵DAC 采用6+4+4 的分段結構，高6 位和中間4 位均采用溫度計譯碼結構，低4 位采用二進制譯碼結構，即bit_LSB 為4，bit_ISB 為4，bit_MSB 為6。通過迭代σI，當σI/I=0.2%時，INL 小于0.5 LSB 的概率（INL 良率）達到99%，靜態(tài)性能如圖2 所示，圖中將靜態(tài)誤差模型運行100 次的DNL 和INL 結果疊加在一起，每次循環(huán)，電流的隨機誤差不同且滿足高斯分布，模擬了不同批次芯片的工藝偏差。

圖2 分段比為6+4+4 的電流舵DAC 靜態(tài)性能

4.2 確定單位電流源管的尺寸

不考慮系統(tǒng)誤差，根據式（9）可以得到單位電流源管W 和L 的乘積為：

根據靜態(tài)誤差模型確定了σI/I=0.2%，在TSMC 0.18 μm 工藝中，5 V 的P 型MOS 管的Aβ和AVT分別為0.7101%μm 和8.0972 mV·μm。過驅動電壓根據實際電流源電路能夠達到的值來設定。這里假設過驅動為0.52 mV，根據式（21）求得電流源管的柵極面積，最后通過式（1）確定電流源管的寬長比，至此完成了14位電流舵DAC 電流源管的設計。

4.3 3 種方案的對比

使用靜態(tài)誤差模型、公式計算、蒙特卡羅方法，分別評估14 位電流舵DAC 電流源失配對INL 良率的影響，結果如圖3 所示。從圖中可以直觀看出，INL 良率在85%~100%區(qū)間內，本文提出的靜態(tài)誤差模型與蒙特卡羅仿真結果比較吻合，而公式計算則相差較大。

圖3 3 種方案仿真得到的14 位DAC 的INL 良率

使用3 種方案仿真出INL 良率所需要的時間如表1 所示。使用公式計算只需要幾秒鐘，但是精確度不高；蒙特卡羅仿真精度是最貼近工藝的，但是隨著DAC 分辨率的提高，仿真時間成倍增加；本文提出的靜態(tài)誤差模型結果精度較高、仿真時間適中，可大大提高設計效率。

表1 3 種方案仿真出INL 良率所消耗的時間

5 結論

由于高分辨率電流舵DAC 強烈依賴于電流源管的匹配特性，評估出電流源管的失配程度對設計非常重要。本文提出了一種基于MATLAB 設計的電流舵DAC 靜態(tài)誤差模型，該模型精度高，可以更快獲取INI良率結果，確定單位電流的相對標準差，從而確定電流源管尺寸。本文提出的靜態(tài)誤差模型只在TSMC 0.18 μm 工藝中進行了驗證，應用到其他工藝可能存在一定的偏差。