趙鵬

（榆林學(xué)院信息工程學(xué)院，陜西榆林 719000）

隨著CMOS 圖像傳感器的廣泛應(yīng)用，各大高校和研究機(jī)構(gòu)都對(duì)CMOS 圖像傳感器進(jìn)行了大量資金投入和研究[1-4]。而ADC 作為CMOS 圖像傳感器中的核心模塊，自然得到了高度的關(guān)注。其中列并行結(jié)構(gòu)的單斜ADC 因其結(jié)構(gòu)簡(jiǎn)單、易于擴(kuò)展而得到廣泛的應(yīng)用[5-8]。斜坡發(fā)生器作為單斜ADC 結(jié)構(gòu)中最重要的模塊，其能否產(chǎn)生線性度較好的斜坡電壓對(duì)整個(gè)ADC 至關(guān)重要。故該文基于單斜ADC 的結(jié)構(gòu)，設(shè)計(jì)了一款粗分電流源加細(xì)分電流源的分段型10 bit斜坡發(fā)生器，電路主要由電流源及開關(guān)陣列、輸出電路和校準(zhǔn)電路構(gòu)成。

1 電路設(shè)計(jì)

斜坡發(fā)生器，也即數(shù)模轉(zhuǎn)換器DAC。根據(jù)處理信號(hào)的不同分為電流型、電壓型、電荷型。該文采用的是目前應(yīng)用最為廣泛的電流型電流舵DAC[9-11]，其根據(jù)電流源權(quán)重不同可以分為兩種：二進(jìn)制編碼電流舵DAC 和溫度計(jì)編碼電流舵DAC。二進(jìn)制編碼方式雖然所需電流源數(shù)目較少，但隨著轉(zhuǎn)換位數(shù)N的提高，最大電流源和最小電流源的精確匹配很難實(shí)現(xiàn)。溫度計(jì)編碼的電流源匹配容易實(shí)現(xiàn)，但隨著轉(zhuǎn)換位數(shù)N的增加，電流源數(shù)目成指數(shù)增長，從而占用太多的芯片面積。故該文設(shè)計(jì)的DAC 采取分段方式，整體電路結(jié)構(gòu)框圖如圖1所示。根據(jù)文獻(xiàn)[12-13]可知，溫度計(jì)編碼部分所占的最佳比例為60%～70%，故該文設(shè)計(jì)10 bit 斜坡發(fā)生器的編碼方式為低4 bit二進(jìn)制編碼和高6 bit溫度計(jì)編碼。

溫度計(jì)編碼的電流源為粗分級(jí)電流源，其大小為16IU，共64 個(gè)，其中63 個(gè)為6 bit 溫度計(jì)編碼方式控制，剩下1 個(gè)粗分電流源為4 bit 二進(jìn)制編碼的電流源提供電流，IU為電流源的最小單位。每個(gè)粗分電流源在流入負(fù)載之前，都經(jīng)過校準(zhǔn)電路進(jìn)行校準(zhǔn)。然后根據(jù)輸入數(shù)字碼的不同控制，不同的溫度計(jì)碼電流源和二進(jìn)制碼電流源分別流入到負(fù)載電阻RL上形成輸出電壓，輸出電壓通過一個(gè)P 型輸入緩沖器來增加輸出驅(qū)動(dòng)能力，同時(shí)通過合理設(shè)計(jì)運(yùn)放參數(shù)，把輸出電壓移位到后續(xù)電路所需的合適的電壓范圍，如該文設(shè)計(jì)所需要的DAC 的斜坡范圍為0.5～1.3 V。

1.1 電流源及開關(guān)電路設(shè)計(jì)

對(duì)電流舵DAC 來說，電流源對(duì)整個(gè)DAC 性能至關(guān)重要，電流源的匹配和理想度對(duì)INL 和DNL 有決定性的影響。

根據(jù)文獻(xiàn)[14-16]可知，有限的輸出阻抗和斜坡發(fā)生器的靜態(tài)性能有如下關(guān)系：

其中，N為轉(zhuǎn)換位數(shù)，k為電流源的個(gè)數(shù)，為負(fù)載電阻RL與單位電流源有限輸出阻抗R0之比。從上述公式可以看出，ρ越小，即電流源的輸出阻抗越大，INL 和DNL 越小，系統(tǒng)的線性度就越好。

有限的輸出阻抗和DAC 的動(dòng)態(tài)性能的關(guān)系如式（3）所示：

由式（3）可知，負(fù)載電阻每增大一倍或N每增加一位，SFDR 都會(huì)下降6 dB。

根據(jù)上述公式可知，電流源的輸出電阻對(duì)斜坡發(fā)生器的靜態(tài)和動(dòng)態(tài)性能都有很大的影響，其輸出電阻越大，電路線性度就越好。所以該次電流源結(jié)構(gòu)采用的是共源共柵電流源結(jié)構(gòu)，以此來提升電流源的輸出電阻，增加電路的線性度。因傳統(tǒng)電流源開關(guān)的開啟和關(guān)段，不可避免地引起電流源輸出節(jié)點(diǎn)電壓的變化，從而改變電流源的源漏電壓，進(jìn)而改變偏置電流，影響整個(gè)電路的線性度。為此，該文提出了一種帶有電流調(diào)節(jié)功能的改進(jìn)型電流開關(guān)。電流源及電流源開關(guān)電路整體結(jié)構(gòu)如圖2 所示。

圖2 共源共柵電流源及開關(guān)電路結(jié)構(gòu)

Q1和Q2是共源共柵電流源結(jié)構(gòu)，增大電流源的輸出電阻。Q3和Q4組成了改進(jìn)型電流源開關(guān)電路，這種開關(guān)結(jié)構(gòu)和普通的雙開關(guān)電路的區(qū)別是晶體管Q4的柵極并不進(jìn)行切換，直接連接至偏置電壓Vdc上，其值由偏置電路決定。這樣Q3和Q4就構(gòu)成了全差分的開關(guān)對(duì)。通過Q3柵極輸入時(shí)鐘的高低來控制電流是流入地還是負(fù)載。這種結(jié)構(gòu)中，由于節(jié)點(diǎn)A的電壓與Vout無關(guān)，而是由偏置電壓Vdc、偏置電流和晶體管Q4的柵源電壓共同確定，從而確保整個(gè)電流源的源漏電壓與輸出電壓無關(guān)，始終保持恒定，因此電流源的輸出電流也保持不變。該設(shè)計(jì)中共有5 種電流源，即粗分電流源16IU，二進(jìn)制權(quán)重電流源8IU、4IU、2IU和IU，IU即帶隙基準(zhǔn)電路輸出的參考電流，不同的參考電流源大小只需要調(diào)整電流源尺寸即可實(shí)現(xiàn)，粗分電流源在輸出之前還需經(jīng)過校準(zhǔn)電路的動(dòng)態(tài)校準(zhǔn)，來實(shí)現(xiàn)各個(gè)粗分電流源之間的精確匹配。

晶體管的面積和工藝參數(shù)的關(guān)系如式（4）所示：

式中，參數(shù)AVT、Aβ是與工藝有關(guān)的MOS 管參數(shù)，I是電路中實(shí)現(xiàn)的最小單個(gè)基本電流源的電流，σI是基本單位電流源設(shè)計(jì)時(shí)所要求的標(biāo)準(zhǔn)差。從式（4）可以看出，電流失配與電流源面積（WL）成反比關(guān)系，構(gòu)成電流源的MOS 管面積越大，其實(shí)現(xiàn)精度也就越高，電流失配就會(huì)越小，但是MOS 管面積的增大，又會(huì)導(dǎo)致電流源中寄生電容的增大，會(huì)使電路速度降低，同時(shí)也會(huì)使整個(gè)芯片的面積有所增大。這就需要在確定電流源管子尺寸時(shí)，在失配、速度和面積之間綜合考慮，確定合適的電流源尺寸比。

1.2 輸出驅(qū)動(dòng)電路設(shè)計(jì)

該文設(shè)計(jì)的輸出電路主要作用是增加輸出驅(qū)動(dòng)能力和調(diào)整DAC 的斜坡輸出范圍到后續(xù)電路合適的電平范圍。采用PMOS 共源共柵作為電流源，在負(fù)載電阻RL上形成電壓，負(fù)載電阻RL一端接地，理論上最低電壓為0，故需采用PMOS 源級(jí)跟隨器來提高輸出電壓至合適的范圍。該文采用PMOS 輸入源級(jí)跟隨器和共源共柵放大器組成單位增益緩沖器來實(shí)現(xiàn)驅(qū)動(dòng)電路，電路結(jié)構(gòu)框圖如3 所示。

圖3 輸出電路結(jié)構(gòu)圖

其中，M10 和M11 構(gòu)成PMOS 的源跟隨器，把DAC 的輸出電壓平移至后級(jí)電路接收的合適范圍，通過把輸入PMOS 管M10 單獨(dú)做在一個(gè)n 阱中，然后將其襯底和源極連接在一起來消除其體效應(yīng)。所以該電路中的源極跟隨器有更好的線性度。M3～M9 構(gòu)成了共源共柵放大器，連接形式為單位增益緩沖器形式，增加了信號(hào)的驅(qū)動(dòng)能力，其余MOS管為偏置電路。

1.3 校準(zhǔn)電路設(shè)計(jì)

對(duì)于分段電流型DAC 來說，粗分電流源的匹配性能對(duì)整體DAC 的精度起著決定性的作用。雖然粗分級(jí)電流源陣列中MOS 晶體管的對(duì)稱版圖布局可以提高精度，但是在標(biāo)準(zhǔn)CMOS 工藝中，基于器件匹配性能來提高精度的效果并不十分有效。因此，必須利用一些校準(zhǔn)技術(shù)來實(shí)現(xiàn)粗分級(jí)電流源的精確匹配。故該文只對(duì)每個(gè)粗分電流源在流入負(fù)載之前，采用動(dòng)態(tài)匹配電流源技術(shù)進(jìn)行校準(zhǔn)。具體校準(zhǔn)電路結(jié)構(gòu)原理如圖4 所示。

圖4 單個(gè)電流源校準(zhǔn)原理圖

在校準(zhǔn)周期內(nèi)，信號(hào)CAL 為高，Q1和Q2導(dǎo)通，Q3關(guān)斷。因此參考電流源Iref流過Q0，其為二極管連接形式，會(huì)在Q0的柵源電容Cgs上形成電壓Vgs，這個(gè)電壓的大小依賴于具體晶體管的尺寸，需根據(jù)系統(tǒng)時(shí)序要求合理設(shè)計(jì)。當(dāng)CAL 為低，Q1和Q2關(guān)斷，Q3導(dǎo)通，由于Q0的柵源電容Cgs的存在，導(dǎo)致其柵源電壓不會(huì)立即消失，仍然存儲(chǔ)在其Cgs上。由于Q0的漏極電壓保持不變，其漏極電流也就等于參考電流源Iref。該漏極電流作為輸出電流Iout進(jìn)行輸出。完成校準(zhǔn)后可以保證每個(gè)粗分電流源Iout都和參考電流Iref保持一致，從而保證了DAC 的精度。

2 仿真與測(cè)試

在UMC0.18 μm CMOS 工藝下對(duì)斜坡發(fā)生器進(jìn)行設(shè)計(jì)，用spectre 仿真工具對(duì)斜坡發(fā)生器的輸出特性進(jìn)行仿真測(cè)試，結(jié)果如圖5 所示。

圖5 輸出特性仿真

圖5（a）為DAC 的前仿真輸出特性圖，從圖中可以看出，在整個(gè)斜坡輸出周期中，前仿真輸出差值為749.7 mV，整體斜坡輸出范圍在0.5～1.3 V 之間，滿足設(shè)計(jì)要求。圖5（b）為后仿真輸出特性圖，從圖中可以看出其輸出差值為749.5 mV，整體斜坡輸出范圍在0.5～1.3 V 之間，滿足系統(tǒng)要求。對(duì)DAC 的靜態(tài)特性進(jìn)行仿真，結(jié)果如圖6 所示。

圖6 斜坡發(fā)生器的靜態(tài)仿真

從圖6 中可以看出，DNL 為-0.012～+0.095 LSB，INL 為-0.012～+0.008 LSB，滿足系統(tǒng)要求。對(duì)斜坡發(fā)生電路進(jìn)行版圖繪制，并進(jìn)行相應(yīng)后仿真，結(jié)果如圖7 所示。

圖7 斜坡發(fā)生器靜態(tài)后仿真

從圖7結(jié)果可以看出，DNL為-0.005～+0.135 LSB，INL 為-0.045～+0.115 LSB，滿足系統(tǒng)要求。

3 結(jié)論

該文設(shè)計(jì)了一款適用于CMOS 圖像傳感器中單斜ADC 的10 bit 斜坡發(fā)生器。該斜坡發(fā)生器采用粗分電流源加細(xì)分電流源的分段方式。針對(duì)粗分電流源，電路采用動(dòng)態(tài)校準(zhǔn)技術(shù)，對(duì)流入負(fù)載的每個(gè)粗分電流源進(jìn)行動(dòng)態(tài)校準(zhǔn)。為了提高單位電流源的輸出阻抗，電流源采用共源共柵電流源結(jié)構(gòu)。為了改善開關(guān)切換對(duì)電流源輸出節(jié)點(diǎn)電壓的影響，提出了一種改進(jìn)型電流源開關(guān)電路。在UMC0.18 μm CMOS工藝下設(shè)計(jì)實(shí)現(xiàn)了提出的DAC 電路。采用spectre對(duì)電路進(jìn)行仿真驗(yàn)證，前仿真DNL 為-0.012～+0.095 LSB，INL 為-0.012～+0.008 LSB。對(duì)電路進(jìn)行版圖繪制，提取寄生參數(shù)后仿真，DNL 為-0.005～+0.135 LSB，INL 為-0.045～+0.115 LSB。表明該DAC 具有良好的線性度，滿足高精度單斜ADC 的需求。