黃 敏,付傳寶
(1.中國電子科技集團公司第三十四研究所,廣西 桂林 541004;2.中國船舶重工集團750試驗場,云南 昆明 650051)
近十年來,為了了獲取連續(xù)、系統(tǒng)、高分辨率水聲信號,一般采用多個(少的幾十個,多的上百個)低成本、低功耗、多功能的傳感器布置在特定區(qū)域構(gòu)成一個大范圍多節(jié)點的水聲信號采集網(wǎng)絡(luò)[1],在水下對微弱信號進行采集后利用光纖傳輸容量大、質(zhì)量輕、保密性好等特點實現(xiàn)采集信號的上傳。各個節(jié)點協(xié)同完成信號采集、傳輸,實時獲取區(qū)域全方位、立體、長時間的信號信息,為相關(guān)水下實驗或環(huán)境監(jiān)測提供數(shù)據(jù)支撐。本文針對該應(yīng)用環(huán)境,采用多通道ADS8568采樣、FPGA信號處理搭建一個水下信號采集傳輸系統(tǒng),實現(xiàn)了區(qū)域內(nèi)水聲信號的高可靠性、低功耗的實時采集、傳輸。
系統(tǒng)組成方式如圖1所示。
圖1 系統(tǒng)組成方式
在水下信號采集部分,多路水下信號輸入到信號處理單元,實現(xiàn)水聲信號的AD采集、采集后AD信號的預(yù)處理、多路并行數(shù)字信號數(shù)據(jù)復(fù)用、編碼、電/光轉(zhuǎn)換,將模擬信號、狀態(tài)監(jiān)控信號轉(zhuǎn)換成高速串行光信號,采用一芯光纖傳輸?shù)桨渡现笓]監(jiān)控室;水下信號處理單元同時通過光/電轉(zhuǎn)換、CDR(時鐘恢復(fù))、解碼、數(shù)據(jù)解復(fù)用從光信號中解析出控制信號等輸出給末端設(shè)備。
在岸上指揮監(jiān)測部分,信號處理單元通過光/電轉(zhuǎn)換、CDR(時鐘恢復(fù))、解碼、數(shù)據(jù)解復(fù)用實現(xiàn)高速光信號到電信號的轉(zhuǎn)換,從高速串行光信號中解析出并行數(shù)字信號、水下信號采集部分的狀態(tài)監(jiān)測信號,解析出來的并行數(shù)字信號按照系統(tǒng)約定的格式以并行數(shù)字接口、網(wǎng)絡(luò)數(shù)據(jù)包或者經(jīng)DA還原成模擬信號輸出;狀態(tài)監(jiān)測信號與岸上部分的狀態(tài)監(jiān)測信號一起打包成以太網(wǎng)/異步數(shù)據(jù)(RS232/RS422)格式,通過以太網(wǎng)/異步數(shù)據(jù)接口輸出;岸上指揮監(jiān)測同時將用戶控制室輸入的控制信號經(jīng)數(shù)據(jù)復(fù)用、編碼、電/光轉(zhuǎn)換將電信號轉(zhuǎn)換成光信號通過一芯光纖傳輸?shù)剿滦盘柌杉糠帧?/p>
狀態(tài)監(jiān)測單元完成兩部分的工作狀態(tài)的實時監(jiān)測(光狀態(tài)、電源狀態(tài)、鏈路連接狀態(tài)等),并將所有監(jiān)測數(shù)據(jù)打包上傳給岸上、輸出給用戶。供電單元為系統(tǒng)兩部分電路提供穩(wěn)定、低噪聲的工作電源。
岸上指揮監(jiān)控部分和水下信號采集部分均包含有信號處理單元,各自功能框圖如圖2,圖3所示,兩部分信號處理單元都包含有數(shù)據(jù)復(fù)用、數(shù)據(jù)解復(fù)用、編碼、解碼、CDR、光電/電光轉(zhuǎn)換模塊,不同之處主要有:1) 水下信號處理單元增加了一個實現(xiàn)信號采集的AD模塊;2) 岸上指揮監(jiān)控部分包含一個將數(shù)字信號還原成模擬信號的DA模塊;3) 狀態(tài)監(jiān)控信號輸出方式不同,水下部分狀態(tài)監(jiān)控信號通過復(fù)用上傳到岸上部分,與岸上的狀態(tài)監(jiān)控信息一起打包輸出給用戶。
圖2 岸上信號處理單元
圖3 水下信號處理單元
各部分主要實現(xiàn)的功能如下:
輸入接口匹配/輸出接口驅(qū)動:將用戶輸入RS232/422電平轉(zhuǎn)換成LVTTL接口、將LVTTL電平轉(zhuǎn)換成后端用戶所需的RS232/422,實現(xiàn)用戶接口電平與設(shè)備內(nèi)部FPGA的IO引腳之間的匹配、驅(qū)動。
數(shù)據(jù)復(fù)用/數(shù)據(jù)解復(fù)用:實現(xiàn)信號的復(fù)接與還原,數(shù)據(jù)復(fù)用將多通道AD采樣的低速并行信號、用戶輸入的控制信號按時分復(fù)用的方式轉(zhuǎn)換成一路高速串行信號,然后送到數(shù)字發(fā)射光模塊,變成光信號通過光纖傳輸。數(shù)據(jù)解復(fù)用采用CDR還原出來的時鐘作為工作時鐘,從光纖傳送過來的高速串行信號中解析出并行信號,實現(xiàn)信號的還原。
編碼/解碼:為了提升系統(tǒng)的可靠性,保證傳輸?shù)臄?shù)據(jù)在接收端能正確復(fù)原,需要將轉(zhuǎn)換后的高速串行信號采用8B/10B方式進行編碼,使得發(fā)送的“0”、“1”數(shù)量保持基本一致,連續(xù)的“1”或“0”不超過5位,即每5個連續(xù)的“1”或“0”后必須插入一位“0”或“1”,從而保證信號DC平衡,也就是說,在鏈路超時的情況下不致發(fā)生DC失調(diào)。同時利用一些特殊的代碼(如K碼),可以幫助接收端進行還原的工作,并且可以在早期發(fā)現(xiàn)數(shù)據(jù)位的傳輸錯誤,抑制錯誤繼續(xù)發(fā)生;在接收端則需要對信號解碼,按照編碼規(guī)則從擾碼數(shù)據(jù)中還原出原始的高速串行信號,進入下一步的解復(fù)用環(huán)節(jié)。
CDR:即時鐘恢復(fù),從接收到的數(shù)據(jù)信號中恢復(fù)出時鐘信號,以及使用恢復(fù)出來的時鐘對數(shù)據(jù)進行重定時[2],為后續(xù)數(shù)據(jù)處理提供與數(shù)據(jù)同步的時鐘信號。
光/電、電/光轉(zhuǎn)換模塊:主要完成光信號-電信號之間的轉(zhuǎn)換,使信號通過光纖進行傳輸。
系統(tǒng)采集的水聲信號頻率范圍為20 Hz~80 kHz,幅度一般很小,經(jīng)前級放大后輸入到水下采集板的幅度一般為mV級,因此在系統(tǒng)設(shè)計時需要將系統(tǒng)本身引入的干擾盡量降低。系統(tǒng)本身引入的干擾主要為電源干擾,水下系統(tǒng)供電電源一般為24 V或者更高的直流電源,為了得到內(nèi)部所需要的各種供電電源需要進行二級轉(zhuǎn)換,直流電源轉(zhuǎn)換成系統(tǒng)內(nèi)部所需的各種電源的方式有兩種:一是采用LDO;二是采用DC/DC。
LDO(線性穩(wěn)壓器)的成本低,噪音低,靜態(tài)電流小,需要的外接元件也很少,一般只需要一兩個旁路電容,目前LDO線性穩(wěn)壓器基本都可以做到輸出噪聲30 μV,PSRR為60 dB,靜態(tài)電流6 μA;但LDO最大的劣勢在于其輸入電流等于輸出電流,當輸入與輸出壓差過大時會大大增加系統(tǒng)的功耗,另外由于增加的功耗都體現(xiàn)為LDO器件的熱耗,造成該器件局部過熱降低系統(tǒng)可靠性。DC/DC為采用開關(guān)方式實現(xiàn)直流到直流電源轉(zhuǎn)換方式,優(yōu)點是效率高、輸出電流大、靜態(tài)電流?。蝗秉c是采用脈沖開關(guān)方式開關(guān)頻率對信號有干擾以及噪音較大??紤]到水下信號采集系統(tǒng)要求設(shè)備功耗盡量小,但設(shè)備信號頻率在80 kHz以內(nèi),使用DC/DC時可以將其開關(guān)頻率設(shè)計為大于300 kHz,避開信號頻段,后端使用濾波器可以將開關(guān)頻率對信號帶來的干擾去除,因此在設(shè)計中選用DC/DC模塊實現(xiàn)電源轉(zhuǎn)換。
監(jiān)控模塊主要為提升系統(tǒng)可靠性及實用性而設(shè)計,采用FPGA/ARM在設(shè)備內(nèi)部對設(shè)備核心單元(光鏈路狀態(tài)、信號狀態(tài)、電源狀態(tài))的工作狀態(tài)進行實時采集,水下端采集的狀態(tài)與數(shù)據(jù)一起通過光纖傳輸?shù)桨渡隙?,在岸上端與岸上的狀態(tài)信息一起打包成以太網(wǎng)/串口數(shù)據(jù),后端用戶通過該接口及協(xié)議,可以直接獲取設(shè)備的工作狀態(tài)信息,實時了解設(shè)備各個核心部件工作狀態(tài),為相關(guān)決策提供數(shù)據(jù)支撐。
由于設(shè)備水下信號采集部分放置于水下,基于設(shè)備遠距離供電及維修難度方面考慮,在設(shè)計中設(shè)備功耗、體積要求盡量小、可靠性越高越好。系統(tǒng)核心部分為信號處理部分和水下AD部分,這兩部分的選擇設(shè)計決定了系統(tǒng)的功耗、體積及可靠性指標。
信號處理單元功能主要是數(shù)據(jù)復(fù)用/解復(fù)用、編碼/解碼、CDR。設(shè)計時可以選用如下兩種方式實現(xiàn):一是各個功能單元均采用獨立硬件方式實現(xiàn),該方式設(shè)備硬件設(shè)計復(fù)雜度增加、功耗較大;二是采用現(xiàn)場可編程門陣列(FPGA)實現(xiàn),F(xiàn)PGA內(nèi)部邏輯資源豐富,集成時鐘管理模塊、存儲管理模塊及高速串行收發(fā)器,通過軟件設(shè)計可以簡潔方便的實現(xiàn)信號復(fù)用/解復(fù)用、編解碼、CDR等所需信號處理功能,同時由于其核心電壓1.2 V,與硬件方式的3.3 V相比功耗較低。從硬件設(shè)計復(fù)雜度、功耗方面考慮選用FPGA軟件方式實現(xiàn)信號處理單元功能。在FPGA選型時基于滿足軟件設(shè)計要求的情況下選用XILINX的中端低功耗器件SPARTAN-6系列的XC6LX45T。該款FPGA內(nèi)部有43 k邏輯單元,最大296用戶IO端口,4個GTP通道通過內(nèi)部IP核實現(xiàn)4通道最大3.2 Gbps的高速串行收發(fā)器,內(nèi)部資源滿足系統(tǒng)軟件設(shè)計資源需求,同時在采用雙向單通道GTP情況下,器件功耗約1 W[3]。
模擬信號模數(shù)轉(zhuǎn)換一般采用單/雙通道A/D實現(xiàn)。系統(tǒng)需要采集/監(jiān)測目標區(qū)域全方位的水聲信號信息,外部自帶的模擬水聲信號探測/采集器較多,一般為少則幾十,多則上百;使用該方式需要用到幾十片甚至上百片AD,系統(tǒng)硬件設(shè)計復(fù)雜,同時容易引起的各個采樣電路之間的相互干擾。綜合考慮系統(tǒng)中水聲信號的頻率特性及系統(tǒng)要求,為了降低系統(tǒng)復(fù)雜度,選用多通道串行A/D轉(zhuǎn)換器ADS8568進行數(shù)采集,該A/D內(nèi)部包含8個同步16位ADC,在外部基準電壓3V時通過軟件設(shè)計支持最大±12 V的模擬輸入,最大采用速率為400 kSPS,信噪比91.5 dB,諧波失真-94 dB,器件最大功耗389 mW,待機功耗32 mW。器件在串行工作模式下時序邏輯如圖4所示。
圖4 4ADS8568串行工作模式時序邏輯圖[4]
實際應(yīng)用中在水下信號采集端使用8片ADS8568完成64路模擬水聲信號的采集及傳輸,在接收端還原的信號精度最小為1 mV,信噪比≥82 dB,失真度≤-80 dB,水下信號采集部分功耗小于8 W。通過采用多通道ADS8568完成監(jiān)測地點/試驗場所全方位模擬水聲信號的AD采樣,利用FPGA內(nèi)部資源實現(xiàn)數(shù)據(jù)復(fù)用/解復(fù)用、編解碼、CDR等信號處理過程,將采樣的信號通過光纖上傳,為后端用戶的信號處理分析提供了高精度、實時、可靠的數(shù)據(jù)支撐;同時由于采用了多通道AD及FPGA,簡化了系統(tǒng)硬件復(fù)雜度、降低了設(shè)備功耗、提升了設(shè)備工作穩(wěn)定性與可靠性。