王 楊，楊漢蘆，肖先勇，周 波，石 鵬，王海風

（1. 四川大學電氣工程學院，四川成都 610065；2. 國網四川省電力公司電力科學研究院，四川成都 610094）

0 引言

大規(guī)模雙饋風機（DFIG）并網增加了系統發(fā)生次同步振蕩（SSO）的風險，對電網的安全穩(wěn)定造成了威脅［1?3］。近年來，在美國德克薩斯州ERCOT 地區(qū)和中國河北等的多座風電場都出現了SSO 事件，給電力系統帶來巨大的經濟損失和安全隱患［4］。針對這一問題，相關學者開展了大量研究來抑制SSO，取得了一定的成效。

目前SSO抑制策略主要分為以下2類：①策略聚焦電網側，如安裝具備SSO 抑制功能的靈活交流輸電系統（FACTS）裝置或專門的SSO抑制裝置［5］，但安裝此類大容量補償設備具有較為高昂的成本；②策略聚焦風機側，調整風機變流器的結構或參數來抑制振蕩，這類方法具有成本低、易于實現等優(yōu)點，更適用于實際工程應用［6］，也是本文所關注的重點。

在風機側的振蕩抑制策略可進一步分為3 類。①調整風機變流器的關鍵參數，文獻［7］通過理論推導和仿真驗證得出選擇合適的控制參數可有效減少SSO 發(fā)生的結論。這種方法容易實現，但是改變風機變流器的關鍵參數可能會影響其動態(tài)性能和故障穿越性能，因此并不是一個理想的解決方案。②利用先進的非線性控制器取代現有的比例-積分（PI）控制器，比如滑?？刂?、H∞、部分或完全反饋線性化的控制器等［8?10］。然而，這一類控制器在實際應用中受到復雜的控制結構和較大計算量的限制。此外，這些非線性控制多依賴于風機的精確建模且對外界干擾較為敏感［6］。③在變流器的控制器中附加次同步阻尼控制器（SSDC），這種線性控制器結構簡單易于實現，在實際工程中得到了較為廣泛的應用［9］。下面對常見的3 種SSDC 做進一步介紹：①文獻［11］提出將線路補償電容電壓有效值VC用作SSDC 的輸入控制信號，其輸出被嵌入網側變流器控制器（GSC）中，結果表明將VC用作控制信號具有良好的抑制效果；②文獻［12］將轉子轉速同時嵌入轉子側變流器控制器（RSC）的d軸和q軸的輸出電壓回路中，通過改進粒子群優(yōu)化算法對控制器參數進行優(yōu)化，從而實現了多種工況下的SSO 抑制；③文獻［6］利用轉子電流d、q軸分量idr和iqr作為輸入控制信號，針對一個實際發(fā)生SSO 的系統設計了轉子側SSDC，通過硬件在環(huán)實驗和小信號阻抗模型驗證了控制器的性能，結果表明，這種方法不影響DFIG 的穩(wěn)態(tài)性能、動態(tài)性能和低電壓穿越能力。上述3 種SSDC 已較為成熟且被廣泛接受，但是其控制結構具有多樣性，抑制性能具有差異性，這為實際應用的選擇帶來了困難。

基于上述背景，本文對現有SSDC進行了系統性比較，結果表明基于idr和iqr的SSDC 具有最好的控制效果。因此，本文深入研究了該方法的抑制機理并做進一步改進：①通過研究該方法的抑制機理和控制器參數對性能的影響，提出控制器參數優(yōu)化設計方案；②進一步提出基于固有時間尺度分解算法（ITD）的自適應振蕩頻率選取方法，從而避免通過歷史經驗或數據離線確定帶通濾波器（BPF）參數；③通過根軌跡法和硬件在環(huán)仿真實驗驗證了改進后方法的性能，并與原有方法比較證實了改進方法的優(yōu)越性。

1 現有SSDC的對比

為了研究SSDC 的性能，測試系統采用聚合了100 臺1.5 MW 的DFIG 的串補系統，如附錄A 圖A1所示，系統參數來源于ERCOT 風力發(fā)電系統［13］。DFIG、變壓器、輸電線路的參數如附錄A表A1所示。當風速為9 m／s 時，將等效模型的串補度提高到30%，系統發(fā)生SSO。

附錄A 圖A2 展示了引言中提到的3 種SSDC 的結構及其嵌入點，為簡化下文表述，將其依次定義為SSDC1—SSDC3。其中SSDC1利用電容電壓有效值作為輸入控制信號，結合運行工況選擇控制參數后嵌入GSC；SSDC2利用轉子轉速作為輸入控制信號，通過二階BPF 選出次同步分量，再經過相位和幅值的補償后嵌入RSC；SSDC3通過二階BPF提取轉子電流中的SSO分量，通過一個比例-積分-微分（PID）控制器補償相位和幅值后嵌入RSC。

后文中通過以下3 個方面綜合比較3 種SSDC：①SSDC 的抑制性能及魯棒性；②SSDC 參數的適用范圍；③輸入控制信號的采集難度。3 種SSDC 的參數分別采用引言所提文獻中的設計方案，經驗證在所用參數下每種方法的抑制效果均達到最優(yōu)性能。

1.1 抑制性能及魯棒性

在SSO 抑制性能方面，功率波形的超調量反映了SSDC 的抑制強度，調整時間反映了抑制速度，超調量越小，調整時間越短，對SSO 的抑制能力越強。附錄A 圖A3（a）展示了無SSDC 以及分別附加3 種SSDC 時DFIG 輸出功率的波形，附錄A 圖A3（b）展示了串補度提高時主導SSO 模態(tài)的根軌跡?？梢奡SDC3具有最小超調量和最短調整時間，同時其主導SSO 的模態(tài)距離虛軸最遠，系統阻尼最大，因此該方案具有最好的抑制性能和最強的魯棒性。

1.2 SSDC參數的適用范圍

由于SSDC 性能具有差異性，部分SSDC 只使用一套固定控制參數，其適用范圍較小，不能在所有工況下均實現其抑制功能，此時，需要根據運行工況適當調整控制參數以擴大抑制范圍。附錄A 圖A4 展示了串補度和風速在可能的范圍內變化組成的72種工況下3 種SSDC 的抑制效果，各SSDC 參數為風速9 m／s、串補度40%下的最優(yōu)值，所有濾波器的中心頻率自適應選擇為該工況下的SSO 頻率。圖中每1格代表1個風速和串補度組合而成的運行工況，當采用某一SSDC時，被線條包圍的工況數量占總工況數量的百分比表示該SSDC能夠抑制的工況范圍。以SSDC1為例，紅色線條包圍43 種工況，故SSDC1僅能保證43÷72=59.7%≈60%工況下的抑制效果。為此，文獻［14］通過多模態(tài)自適應控制方法為SSDC1設計了一種輔助控制器，根據工況查表選擇最佳參數使其在更大范圍實現抑制。此外，SSDC2可以實現94%工況下抑制，SSDC3可以實現全部工況抑制?？紤]到SSDC1需要實時的串補度和風速信息，因此SSDC2和SSDC3具有更高的容錯性能。

1.3 SSDC輸入控制信號的采集難度

SSDC 的輸入控制信號應具備易于采集和快速傳輸的特點，從而降低信號采集所帶來的時延。采集和傳輸串補電容電壓需要設計專用的信號傳遞通道，而轉子轉速、轉子電流可以就地采集，更適用于實時控制，因此SSDC2和SSDC3更適用于實際工程。

綜上，SSDC3具有更強的抑制能力、更廣的抑制范圍和簡單方便的信號采集方式。因此，在后文中將進一步深入研究SSDC3的工作機理和改進方案。

2 SSDC3的工作機理與改進方案

2.1 SSDC3工作機理

SSDC3主要由SSO 提取模塊和控制模塊兩部分構成，提取模塊主要利用1 個二階BPF 提取SSO 分量，控制模塊利用1個PID控制器來補償被提取信號的幅值和相位［6］。

為了更直觀地解釋SSDC3抑制振蕩的工作機理，在本節(jié)中建立了DFIG 的等效模型［15］，如圖1 所示。圖中：rr、xr分別為DFIG 的轉子電阻和電抗；rs、xs分別為DFIG 的定子電阻和電抗；rT、rL分別為系統中變壓器和線路折算后的電阻值；xT、xL分別為系統中變壓器和線路折算后的電抗值；xC為串聯補償電容的容抗值；xm為勵磁電抗；kpR3為RSC 電流環(huán)的比例增益系數；Δv為RSC 輸出電壓中的小擾動；Δi2為轉子電流的擾動值；s為在異步電機同步角頻率ω下異步電機的轉差率，其表達式如式（1）所示。

圖1 DFIG等效模型Fig.1 Equivalent model of DFIG

式中：ωr為轉子電流的角頻率。文獻［15］詳細介紹了該模型的推導過程，在此不再贅述。

在次同步頻率fSSO下，其角頻率ωSSO=2πfSSO，s=（ωSSO-ωr）/ωSSO，轉差率s<0，由（kpR3+rr）/s可知，DFIG在此頻率下呈現負阻尼。若此時回路中總電阻R（ωSSO）=（kpR3+rr）/s+rs+rT+rL<0 且總電抗X（ωSSO）=0，那么系統在此頻率下發(fā)生振蕩。當附加SSDC3后，控制器在次同步頻率下利用PID 控制器的比例增益系數kp3來減小RSC 中提供負電阻的kpR3+rr。假設BPF 完整提取SSO 分量，即濾波器不提供幅值增益和相位偏差，則轉子側變流器的等效電阻值RRSC=kpR3+rr-kp3，這樣就減小了DFIG 在SSO 頻率下呈現的負阻尼。這在仿真波形中表現為：在次同步頻率fSSO下，SSDC3注入RSC 的振蕩抑制信號與RSC 輸出電壓信號中的SSO分量同頻反相，在抑制信號注入后兩信號相減削弱了振蕩。為了直觀對比，在圖2 中展示了經過反相處理后的SSDC3輸出的抑制信號和經濾波器濾出的RSC 輸出電壓中的SSO 分量（電壓為標幺值），兩信號基本重合，因此可以相互削弱。

圖2 SSDC3輸出的抑制信號與v?dr中SSO分量波形Fig.2 Waveforms of output mitigation signal of SSDC3 and SSO component in v?dr

圖3 展示了風速9 m／s、串補度50%下系統的阻抗模型，圖中電阻與電抗為標幺值。當kp3=0時，阻抗模型中無附加SSDC3，此時諧振頻率fSSO1=9.5 Hz；當kp3=0.6 時，阻抗模型中加入經過參數優(yōu)化后的SSDC3，此時BPF 中心頻率為fSSO1?？梢?，附加SSDC3后，在fSSO1下系統的電阻值由負值被提升到正值，實現了對SSO的抑制。

圖3 系統在不同kp3下的阻抗模型Fig.3 Impedance model of system with different values of kp3

2.2 SSDC3控制器參數對抑制性能的影響

在消除引發(fā)SSO 的負電阻時，次同步頻率下的電阻值提升越大，系統的阻尼就越強，該電阻值的增量主要由PID 控制器的比例增益系數kp3決定，如圖3 所示。但使用過大的kp3會導致系統不穩(wěn)定，在設計參數時應將該值控制在合理范圍內，原因如下。

附錄A 圖A5 是在串補度為50%時附加SSDC3后系統隨kp3（由0 變化至1.2）增大的根軌跡，其中SupSO 模態(tài)為由頻率耦合效應引起的超同步模態(tài)［16］，其頻率fSupSO=2f0-fSSO（fSupSO、f0分別為超同步頻率、基波頻率）?？梢婋S著kp3增大主導SSO 的模態(tài)由坐標軸右半平面向左移動并越過虛軸進入左半平面。因此kp3越大，系統對SSO 的抑制能力越強。然而，1 個在實軸負半軸、頻率略高于SSO 但仍屬于次同步頻率范圍內的模態(tài)隨kp3的增大快速右移，最終越過虛軸進入右半平面，這個模態(tài)在附加SSDC3后出現，由濾波器引入。附錄A 表A2 展示了kp3=0.6時主導該模態(tài)的狀態(tài)變量及其影響因子?？梢娫撃B(tài)的不穩(wěn)定現象主要由SSDC3中濾波器與電機相互作用導致，且kp3越大，BPF 狀態(tài)變量的影響因子越大，系統越容易失穩(wěn)；另外該模態(tài)還受到線路串補度的影響。綜上，SSDC3中BPF 會導致系統失穩(wěn)，且kp3越大，失穩(wěn)風險越大。

為了研究提高kp3時系統失穩(wěn)的物理意義，建立kp3=1.2 時系統的阻抗模型，如圖3 所示，其中SSDC3中BPF 的中心頻率選擇SSO 頻率。當kp3=1.2 時，雖然在諧振頻率fSSO1下SSDC 使系統的電阻值得到較大提升，但是BPF 在略高于fSSO1處提供了較大容性電抗，使得當fSSO2=25.4 Hz 時，系統整體電抗為0，此時，在該頻率下電阻值為負值，產生新的SSO，即為濾波器引入的SSO。

綜上，SSDC3中PID控制器比例增益參數kp3的選取尤為關鍵：當取值過小時，控制器為系統提供的電阻值不足以抵消引發(fā)SSO 的負電阻；當取值過大時，控制器會引入新的SSO。因此，在參數設計時，需要綜合考慮以上2 個方面，使系統兼顧穩(wěn)定性和SSO抑制性能，本文針對參數設計提出以下建議。

1）引發(fā)SSO 時，諧振頻率處的負電阻主要由RSC 電流環(huán)比例增益系數kpR3和轉子電阻rr組成［15］，在抑制SSO 時，SSDC 提供的電阻值需要完全抵消該負電阻才能使系統穩(wěn)定。根據附錄A 圖A2 所示SSDC 控制結構，如果忽略轉子電流參考值i?dr和i?qr中的SSO 分量和轉子電阻，則kp3取值應不小于RSC 電流環(huán)比例增益系數kpR3。

2）當kp3>kpR3時，系統給SSO提供更大的阻尼，同時也增加了濾波器SSO 模態(tài)失穩(wěn)的風險，因此，從保證系統在能夠抑制SSO 前提下安全穩(wěn)定性最高的角度來設計。kp3值的選取原則如下：其初始值與kpR3相等，并逐漸增大，直至能夠為系統提供足夠阻尼，滿足系統穩(wěn)定性要求。

3）SSDC3中的積分系數ki3和微分系數kd3主要用于調節(jié)SSDC3輸出信號的相位。若BPF 設計合理，提取的振蕩分量無相位偏移，那么ki3和kd3均可設計為0，即輸出信號與轉子電流同向，使RSC 呈現“虛擬電阻”特性，從而抑制SSO。

文獻［6］中SSDC3固定了濾波器中心頻率，當實際SSO 頻率偏移該頻率時，BPF 輸出信號會有相位變化。因此文獻［6］采用較大帶寬的濾波器，并通過積分或微分環(huán)節(jié)來修正抑制信號的相位，使之適應復雜多變的工況。然而，這一解決方案不僅使控制器設計變得復雜，且只適用于工況偏離預期不大時。針對該問題，本文提出基于ITD 的自適應BPF 參數設計方法，保證BPF 中心頻率與實際SSO 頻率相同，從而完整提取SSO 分量，避免相位偏移，具體算法將在2.3節(jié)中介紹。

2.3 基于ITD的自適應BPF設計

SSDC3中的BPF對于振蕩抑制具有重要作用，其傳遞函數GBPF如式（2）所示。

式中：ωn=2πfn，fn為濾波器中心頻率；ζ為阻尼比；Γ為拉普拉斯算子。濾波器中心頻率fn、阻尼比ζ的參數設計決定了SSDC 的性能。理想的BPF 應將SSO頻率設計在中心位置，從而完整提取振蕩分量并且不產生幅值增益和相位偏移。原SSDC3中BPF 的中心頻率fn根據歷史經驗或數據離線確定，在實際應用中可能存在偏差，從而需要ki3和kd3補償相位，且補償效果難以得到保證。為此，本文提出根據實時監(jiān)測數據提取振蕩頻率，自適應設計BPF 參數，使SSDC3在具有隨機性的風電系統中更具魯棒性。

2.3.1 基于改進ITD的自適應頻率選擇

選取計算量小、算法簡單、性能優(yōu)秀的SSO 頻率提取算法有利于對信號實時監(jiān)測，本文中選用ITD來監(jiān)測SSO并向BPF提供振蕩頻率。

ITD 可以自適應分解信號為多個振蕩分量。其提取原理是：通過線性插值擬合原始信號的包絡線；利用信號極值點附近上、下2 條包絡線確定信號內振蕩分量的關鍵點；通過插值擬合關鍵點即可得到低頻振蕩信號。原始信號減去該低頻信號可以得到高頻振蕩信號，ITD的具體介紹如下［17］。

對于原始信號Xt（t≥0），定義低頻振蕩信號提取算子ρ，可分離出1 個低頻振蕩信號Lt和1 個高頻信號Ht，Xt可以表示為：

式中：Lt=ρXt；Ht=(1-ρ)Xt。

確定原始信號Xt的區(qū)間內的所有極值點Xk（k=1，2，3，…）及對應時刻τk，如圖4所示，假設Lt和Ht存在于區(qū)間［0，τk］，Xt存在于［0，τk+2］，則可以在區(qū)間（τk，τk+1］內定義1個低頻率信號提取算子ρ，使得：

圖4 ITD分解原理Fig.4 Decomposition principle of ITD

式中：Lk=L(τk)。Lk+1決定了低頻信號，且：

信號分解以后，剩余高頻信號Ht，定義其提取算子ε，那么：

設算法中的采樣頻率為1 000 Hz，采用直角坐標系下DFIG 輸出的三相電流信號來辨識振蕩。這是因為振蕩分量在電流中更明顯。算法分解時，低頻分量Lt為次同步分量，高頻分量Ht為基波分量。

原始ITD 需要保存大量的數據來保持時間窗內存在連續(xù)極值點，其不適用于實時監(jiān)測。為此，將其改進以進行迭代運行，下面介紹ITD的改進方案。

由式（3）可知，振蕩分量的關鍵點Lk由原始信號Xt的極值點決定，對于連續(xù)的2 個極值點，若滿足式（7），那么一定存在1個過零點（tz，Lz），tz∈（τk，τk+1］，其對應的Xz可以由式（8）得到。

由于原始曲線在2 個極值點之間單調，可以計算Xz的橫坐標，即為振蕩分量過零點的橫坐標tz。

由振蕩曲線連續(xù)2 個過零點的橫坐標tz-1和tz，可得振蕩頻率為：

式中：δt1為Xt的采樣時間。每檢測到1 個過零點更新一次fSSO。

改進后的ITD 大幅減小了監(jiān)測所需的數據量，相較于常用的Prony［18］、ERA［19］等具有復雜矩陣運算的振蕩檢測方法，其計算量更小，更適用于實時監(jiān)測。對比Prony算法、ERA 算法和改進ITD 的頻率檢測性能，如圖5 所示。各算法的時間窗統一選為100 ms，采樣率為1000 Hz。被測試信號建模方法為：

式中：fre為在5～45 Hz 范圍內變化的頻率信號。圖5為Prony、ERA、ITD 這3 種振蕩監(jiān)測算法下的頻率跟蹤性能，圖中fProny、fERA、fITD分別為Prony、ERA、ITD算法辨識出的振蕩頻率。可見3 種方法都可以準確跟蹤振蕩頻率。

圖5 3種振蕩監(jiān)測算法的頻率跟蹤性能Fig.5 Frequency tracking performance of three oscillation monitoring algorithms

實際應用中，采用ITD 自適應調整BPF 頻率存在一定延時，主要來源于硬件計算及頻率測量延時。

1）硬件計算延時。主要分為3 步：①次同步分量擬合；②過零點檢測計算次同步頻率；③振蕩幅值監(jiān)測，判斷是否超過幅值條件的閾值。以上3 步在每個數據采樣周期內都要執(zhí)行一次，故該方案的硬件計算延時為1個采樣周期，本文中t1=1 ms。

2）頻率測量延時。ITD 通過過零點檢測來估計振蕩頻率，在檢測到新出現的過零點以后才能通過最新的2 個過零點估計振蕩頻率，故頻率測量的延時由振蕩頻率決定。在一個50 Hz系統中，SSO 頻率一般在5～45 Hz 之間，此時振蕩分量的最大周期為200 ms，因此所提改進方案中頻率測量延時的最大值為t2=100 ms。需要指出的是，ITD 是時域算法，通過半個周期檢查振蕩頻率已是理論上最小的延時。

因此，ITD延時的最大值tmax=t1+t2=101 ms。實際工作中，在ITD 確定振蕩頻率之前，BPF 根據預設值進行工作，該預設值可由歷史振蕩數據或仿真模擬確定［6］。在延時tdelay之前，所提方案與原始SSDC3完全相同；在延時tdelay之后，ITD 準確調節(jié)了BPF 的中心頻率，振蕩分量被完整提取，故提升了SSDC3的抑制效果。另外，由于電力系統穩(wěn)態(tài)運行時，輸出電流內部必然存在微弱波動，增加幅值條件以防止這些波動干擾BPF 的頻率選擇，如當振蕩信號Lt幅值超過基波Ht幅值的10%時，改變BPF中心頻率。

2.3.2 阻尼比ζ的設計

濾波器的阻尼比ζ取值越小，其通帶就越窄，能提高電阻值的通帶也越窄，在具有時變性和隨機性的風電系統中將會降低系統的魯棒性。ζ取值越大，系統容錯率越高，但會給20～50 Hz 頻帶帶來較大的電阻值增量。自適應選擇頻率后的SSDC3實現了精準抑制，無需再在整個次同步頻帶上為系統提供阻尼，所以在設計ζ時應減小其對所需抑制的SSO頻率外頻帶的電阻值造成影響。

為尋找濾波器的最優(yōu)ζ，對比測試了在ζ取值為0.1、0.4、0.6、0.8、1.0、2.0 時SSO 的抑制性能，如附錄A 圖A6 所示，可見當ζ取值為0.4、0.6、0.8 時濾波器所具有的動態(tài)性能更優(yōu)。同時，考慮到附加SSDC后應減小ζ對SSO 頻率外頻帶電阻值的影響，本文測試了ζ取值為0.4、0.6、0.8 時SSDC 為系統提供的電阻值增量，如附錄A圖A7所示，其中振蕩頻率為fSSO1?？梢?，不同的ζ在振蕩頻率上為系統提供的電阻值增量幾乎相同，但當ζ=0.4時，20～50 Hz頻帶下的電阻值增量最小，因此在本文中BPF 的ζ取為0.4。此外BPF 的ζ可以根據實際需求靈活取值，以獲得理想的魯棒性和動態(tài)性能。

綜上，改進后SSDC3的控制結構見圖6，圖中vdr、vqr分別為轉子電壓d、q軸分量，分別為接入SSDC 后的轉子電壓d、q軸分量。圖7 展示了發(fā)生SSO時DFIG的輸出電流波形與ITD檢測到的頻率信號。ITD 環(huán)節(jié)實時監(jiān)測振蕩分量，在t3=10 s 時發(fā)生SSO，此后振蕩電流的幅值超過閾值，SSDC3將中心頻率發(fā)送給BPF模塊，當SSO被抑制后濾波器中心頻率不再改變?？刂破鞑糠謨H由比例環(huán)節(jié)構成，其值應不小于RSC內環(huán)比例增益。

圖6 改進后SSDC3的控制結構Fig.6 Control structure of improved SSDC3

圖7 發(fā)生SSO后電流波形與SSO頻率Fig.7 Current waveform and SSO frequency after SSO happened

3 根軌跡性能驗證和硬件在環(huán)仿真實驗

3.1 根軌跡性能驗證

利用根軌跡法，將文獻［6］所提改進前SSDC3和改進后SSDC3的SSO 抑制性能進行對比分析。SSDC3的濾波器中心頻率固定為風速9 m／s、串補度40%下的SSO 頻率，為了提高系統在整個次同步頻帶上的阻尼，文獻［6］將阻尼比ζ固定為2，以保障系統在較大范圍內具有振蕩抑制能力。本文所提方案中的濾波器中心頻率自適應改變，ζ固定為0.4。

設風速為5 m／s，串補度在10%～80%范圍內變化，附錄A 圖A8（a）、（b）分別為附加改進后SSDC3和改進前SSDC3的系統根軌跡。當串補度增加時，系統的諧振頻率也隨之改變，盡管改進前SSDC3選用較大的阻尼比ζ=2 來提升整個次同步頻帶上的阻尼，但是當串補度提高導致振蕩頻率改變足夠大時，濾波器為該頻率處電阻值提供的增量較低，不足以抵消原有負電阻，整體仍呈現負阻性。另外，選用較大的ζ也改變了目標頻帶外系統阻抗特性。相比較而言，本文所改進的方案自適應選擇濾波頻率，實現了精準抑制，具更強的穩(wěn)定性。

3.2 硬件在環(huán)仿真實驗驗證

通過MT6020 實時仿真設備與MT1050 快速控制原型的實時信息交互完成硬件在環(huán)實驗，以驗證改進抑制方案的魯棒性和動態(tài)性能，實驗平臺和原理圖分別見附錄A圖A9、A10。在MT6020實時仿真設備中建立含DFIG 的串補系統模型，而DFIG 的RSC、GSC 及附加SSDC 在MT1050 快速控制原型中建模。MT6020 實時仿真設備以1 μs 的步長實時運行，MT1050 快速控制原型以50 μs 的步長控制DFIG。MT6020 實時仿真設備的輸出電流電壓模擬信號并送到MT1050 快速控制原型中，信號經處理后，反饋回RSC、GSC 控制DFIG。SSDC 中ITD 實時提取DFIG 輸出的三相電壓、電流信號中的振蕩分量，將振蕩頻率傳遞給SSDC的BPF以完整提取振蕩分量，提取出的振蕩信號經比例控制器調節(jié)后附加到RSC電壓環(huán)以抑制SSO。

3.2.1 SSDC抑制性能測試

設風速為8 m／s，初始串補度為10%，DFIG 正常穩(wěn)定運行。第8 s 時提高串補度至60%后引發(fā)振蕩頻率為19 Hz的SSO。圖8展示了附加3種SSDC后DFIG的輸出功率波形。由圖可知，附加3種SSDC均能夠有效抑制SSO，且所提改進SSDC3在抑制SSO時具有最小的超調量和最短的調整時間。

圖8 3種SSDC的抑制性能測試Fig.8 Mitigation performance test of three SSDCs

3.2.2 動態(tài)性能測試——三相故障測試

風力發(fā)電必須保證風機在電網故障引起的電壓下降期間保持在線。在第8 s 時，系統在雙回輸電線路中的1 條線路上發(fā)生三相接地短路故障，100 ms后切除線路，在發(fā)生故障時，三相電壓降低至額定電壓的33%。圖9 展示了A 相輸出電流、A 相電壓、DFIG輸出功率波形。仿真結果表明：附加SSDC2、改進SSDC3將不影響DFIG 的低電壓穿越能力，這是因為所安裝的SSDC只在次同步頻率范圍內工作，不會影響基頻的動態(tài)特性；附加SSDC1的DFIG 系統在故障穿越期間會出現短暫的功率波動。

圖9 附加3種SSDC后DFIG的低電壓穿越能力測試Fig.9 Low voltage ride-through performance test of DFIG with three SSDCs

4 結論

本文對比分析了現有的3 種SSDC，選出抑制性能最優(yōu)的SSDC并研究其工作機理，在此基礎上對其進行改進，最后驗證了其性能。具體結論如下：

1）對比已被廣泛接受的3 種SSDC，結果表明基于轉子電流反饋的SSDC3具有較好的SSO抑制效果；

2）本文深入分析了SSDC3的控制參數對抑制性能和系統穩(wěn)定性的影響，結果表明PID 控制器的比例增益系數kp3對系統的SSO抑制性能和穩(wěn)定性有重要影響，過大或過小的kp3均可導致系統失穩(wěn)，并針對該分析結果對控制器參數的設計提出建議；

3）提出基于ITD 的自適應BPF 頻率選擇方案，保證BPF 將振蕩頻率設計在中心位置，從而完整提取振蕩分量，避免相位補償環(huán)節(jié)；

4）通過根軌跡法、硬件在環(huán)實驗驗證所提方案的性能，結果表明所提方案具有良好的SSO 抑制性能，實現了精準抑制，且不會影響DFIG的正常運行。

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