劉繼祥，錢宏文，廖明勛

（中國電子科技集團公司第58 研究所，江蘇 無錫 214035）

0 引言

武器裝備尤其是飛彈、無人機、飛艇等微小型[1]系統(tǒng)平臺，其電子載荷不僅要求高可靠和高性能，還要求具備輕質(zhì)、高效、小尺寸的特征。作為近現(xiàn)代信息技術的關鍵核心半導體器件，應盡可能地實現(xiàn)輕量化、小型化、高度集成化和高可靠性，才能滿足武器裝備的低SWaP（Size，Weight and Power）[2]要求。

SiP 系統(tǒng)級封裝技術[3-4]作為在系統(tǒng)層面延續(xù)摩爾定律的主要技術路線，得到了行業(yè)的廣泛關注和應用。相比SoC 系統(tǒng)單芯片，SiP 封裝[5]具有靈活性強、面積小、集成度高等優(yōu)勢。因此，SiP 封裝技術不僅在工業(yè)應用、物聯(lián)網(wǎng)、智能手機以及其他小型化智能設備中具有廣闊的應用市場，在武器裝備市場中，同樣具有廣闊的應用前景。

1 SiP 分組件原理及測試系統(tǒng)設計

1.1 SiP 分組件原理設計

如圖1 所示，SiP 分組件[6]主要由FPGA 電路、A/D采樣電路、鎖相環(huán)電路、電平轉(zhuǎn)換電路、RS422 總線電路、離散信號采集電路及LVDS 輸出電路等組成，具體包括2 路高速A/D 采集、3 路RS422 輸出通道、2 路RS422 輸入通道、20 路TTL 輸出I/O、6 路TTL 輸入I/O 口、1 路USB 接口、2 路隔離I/O 輸入及10 路LVDS 輸出接口。系統(tǒng)上電后，F(xiàn)PGA 首先加載程序，程序加載完成后，通過SPI 接口配置時鐘芯片及ADC 芯片。ADC 進入工作狀態(tài)，采集外部模擬信號并向FPGA 上傳數(shù)據(jù)。之后，F(xiàn)PGA 對ADC 數(shù)據(jù)進行數(shù)據(jù)處理，結(jié)合外部相關輸入控制信號做出相應判斷，輸出相關控制信號。SiP 分組件可通過RS422 接口與外部相關控制單元進行通信，例如實時上報健康狀態(tài)及數(shù)據(jù)、還可通過USB 接口上傳實時A/D 數(shù)據(jù)至上位機，上位機通過算法對ADC 數(shù)據(jù)進行相關分析。

圖1 SiP 系統(tǒng)結(jié)構圖

1.1.1 FPGA 電路

FPGA 選用國產(chǎn)SMQ7K325TFFG900 進行主電路設計。該芯片是基于SRAM 配置的FPGA 電路，擁有先進的高性能邏輯結(jié)構。最高工作頻率625 MHz，擁有16 020 Kb BRAM、840 個DSP、500 個用戶I/O，與Xilinx 公司Kintex系列XC7K325T-2FFG900I 電路兼容。具有7 種啟動配置模式[7]：主串模式、從串模式、主SelectMAP 模式[8]、從SelectMAP 模式、JTAG 模式、主SPI 模式、主BPI模式，如圖2所示，通過模式選擇引腳M[2:0]進行模式選擇。為了減少器件數(shù)量及管腳數(shù)量使用，節(jié)約布線空間，本設計將FPGA 配置為Master SPI 模式進行加載，總線寬度為4 bit，當配置時鐘為50 MHz 時，配置時間最大為458 ms（91548896bit/4/50000000s）。

圖2 FPGA Master SPI 配置電路示意圖

SMQ7K325TFFG900 具有MultiBoot 邏輯資源，支持Fallback 啟動重配置和熱啟動（IPROG）重配置。國產(chǎn)7K325T根據(jù)M[2:0]引腳值確定啟動模式，進行上電加載啟動，如果加載失敗，F(xiàn)PGA 內(nèi)部配置邏輯產(chǎn)生復位脈沖信號，F(xiàn)PGA 根據(jù)配置信息重新選定新的加載地址進行程序加載，即Fallback 配置。如果Fallback 配置也失敗，則配置過程停止，INIT_B 和DONE 引腳都輸出低電平。SMQ7-K325TFFG900 內(nèi)部通過IPROG 命令進行IPROG 重配置，IPROG 命令具有和拉低PROGRAM_B 引腳相似的作用，在FPGA 配置成功后，通過設置WBSTAR 寄存器配置熱啟動地址，再通過FPGA 原語發(fā)送IPROG 命令，開始重配置過程。

1.1.2 高速A/D 采集電路

高速A/D 采集電路由時鐘分頻電路、運放電路、A/D采集電路組成。選用高速ADC 芯片SAD08D1500MQ 進行A/D 采集，該芯片為插值和折疊結(jié)合的結(jié)構，內(nèi)部的電路包含折疊放大器、采樣/保持放大器、LVDS 輸出、時鐘電路和帶隙電壓基準等電路。具有功耗低、采樣率高、增益和失調(diào)自動校正、3 線接口控制和線性誤差小等特點，如圖3 所示。通過3 線接口可以對芯片內(nèi)部電路的失調(diào)、增益和通道間的時鐘匹配進行校正，模擬輸入信號為差分輸入，既可以直流耦合也可以交流耦合；時鐘輸入電路的內(nèi)部設有直流偏置，必須使用交流耦合輸入。

圖3 ADC 內(nèi)部功能圖

1.2 測試系統(tǒng)設計

SiP 分組件測試系統(tǒng)為自動化測試[9]設備，用于SiP分組件產(chǎn)品的常溫功能測試、性能測試以及穩(wěn)定性測試，同時也可以用于產(chǎn)品的環(huán)境試驗，生產(chǎn)篩選測試。

測試系統(tǒng)由測試盒、電源、信號源、測試盒電源適配器、顯示器（選配）組成，如圖4 所示。

圖4 測試系統(tǒng)結(jié)構圖

測試盒形態(tài)為小型機箱，內(nèi)部集成上位機，控制器采用ZYNQ 核心板，DDS 芯片AD9910 作為信號源，ZYNQ核心板通過SPI 控制AD9910 輸出，經(jīng)過放大、加電壓偏置輸出4 路。上位機通過USB HUB 連接4 只產(chǎn)品的USB口及測試盒。測試盒可以同時支持4 只產(chǎn)品的測試，撥碼開關用于板卡識別。

測試接口主要包括JTAG 接口、USB 接口、LVDS 接口、RS422 總線接口及GPIO 接口。在測試過程中，測試流程由測試設備發(fā)起，測試結(jié)果由測試設備判斷，測試設備將測試結(jié)果通過RS485上傳至上位機。

ADC 采集數(shù)據(jù)通過USB 上傳至上位機，上位機對數(shù)據(jù)進行分析計算出SNR，4 塊產(chǎn)品USB PID VID 由測試盒4 路上拉電阻控制GPIO 電平進行設置，產(chǎn)品上電后FPGA 讀取GPIO 信號完成USB PID VID 信息寫入。

1.2.1 JTAG 接口測試

在常溫下，工控機與仿真器通過USB連接至產(chǎn)品的JTAG 口，并燒入測試程序，以此判斷該接口是否正常。

1.2.2 USB 帶寬測試

通過FPGA 向上位機以最大速率傳輸固定大小遞增數(shù)，上位機對接收數(shù)據(jù)正確性進行比對，無誤后計算出USB 最大傳輸速率。

1.2.3 模擬輸入通道測試

模擬通道測試包括兩種形式：

（1）使用信號源輸出標準信號，測試ADC 信噪比，通過上位機控制可編程信號源按照測試信號參數(shù)進行輸出；

（2）使用測試盒上的DAC 輸出不同的電平信號，測試ADC 數(shù)模轉(zhuǎn)換精度及線性度測試。

1.2.4 其他接口測試

測試盒主要提供產(chǎn)品的輸入/輸出接口，檢測GPIO接口，RS422 接口和LVDS 接口，電源監(jiān)測及控制，并通過RS485 接口與工控機通信。其核心為Zynq7020 核心板，采用米聯(lián)成熟產(chǎn)品，僅需開發(fā)底板，降低難度和成本。

2 測試軟件設計

測試軟件采用LabVIEW、Vivado-Tcl 腳本[10]、MATLAB（dll 庫）[11]實現(xiàn)自動化測試，如圖5 所示，實現(xiàn)了JTAG 接口檢測、FPGA 代碼自動下載[12]及產(chǎn)品功能、性能自動化測試；極高地提升測試效率，避免了每次人工手動下載FPGA[13]代碼重復性、復雜性，提高了測試效率及準確性，避免人為失誤，減小了工作量。

圖5 某分組件測試流程圖

2.1 JTAG 接口測試

上位機通過系統(tǒng)命令完成cmd.bat 腳本文件調(diào)用，如圖6 所示；cmd.bat 腳本文件調(diào)用Vivado-Tcl 腳本[14]，實現(xiàn)FPGA 代碼自動化燒錄；Vivado-Tcl 腳本包含本項目所需功能。本項目主要完成JTAG 接口功能測試、FPGA 代碼燒錄，支持多產(chǎn)品程序依次下載，如圖7 所示。

圖6 LabVIEW 系統(tǒng)命令

圖7 FPGA 程序下載示意圖

cmd.bat 自動化腳本命令如下：

vivado-tcl 腳本指令如下：

2.2 USB、串口自動識別

串口自動識別：上位機軟件通過給設備管理中串口發(fā)送通信協(xié)議，若有回復命令，則認為該串口為測試盒串口，并停止檢測其他串口，如圖8 所示；在產(chǎn)品自動化測試過程中，測試盒將周期測試項測試結(jié)果實時存儲于FPGA 的FIFO 中，接收到上位機測試指令后將測試結(jié)果及采集電壓信息上至上位機。

圖8 串口自動識別

USB 自動識別：上位機根據(jù)PID VID[15-16]完成USB號舉例，通過初始化USB 狀態(tài)判定產(chǎn)品在線情況，如圖9所示。

圖9 USB 自動識別

2.3 USB 速率測試

針對USB 接口速率測試[17]，工控機首先通過上位機向產(chǎn)品發(fā)送USB 速率測試指令，產(chǎn)品接收到USB 速率測試指令后，F(xiàn)PGA 主動生成200 MB 遞增數(shù)據(jù)并通過USB發(fā)送至上位機，上位機完成200 MB 數(shù)據(jù)接收、比對，結(jié)果無誤后對FPGA 計時信息進行解析并顯示USB 速度。

2.4 模擬輸入通道測試

上位機通過USB 接收產(chǎn)品A/D 采集32 KB 數(shù)據(jù)，調(diào)用MATLAB（.dll）庫完成ADC SNR 指標分析計算，如圖10所示。

圖10 LabVIEW 調(diào)用COM 組件

2.5 自動生成報表

通過對周期信號、單次信號進行測試，上位機對測試結(jié)果進行統(tǒng)計、匯總后依次寫入測試記錄模板內(nèi)。

3 測試結(jié)果分析

自動化測試平臺能夠?qū)iP 分組件進行快速、高效、高穩(wěn)定性接口功能、性能檢測，如圖11 所示。同時也可以用于產(chǎn)品的環(huán)境試驗，生產(chǎn)篩選測試，并根據(jù)實際需求生成測試報告，如圖12 所示。

圖11 某分組件測試界面

圖12 某分組件測試報告

4 結(jié)論

應用SiP 技術將各個功能單板進行模塊化設計后，可以有效調(diào)高系統(tǒng)的集成度，從而減小系統(tǒng)體積、質(zhì)量和功耗，同時使得應用系統(tǒng)電路板變得更加簡潔，簡化了系統(tǒng)結(jié)構。通過設計基于SiP 技術的某分組件產(chǎn)品，并為此開發(fā)一套自動化測試設備，經(jīng)過多次測試、反復驗證，該SiP 分組件滿足客戶低SWaP 技術要求，測試系統(tǒng)能夠?qū)iP 分組件產(chǎn)品接口功能、性能進行有效、快速驗證。