范 軍，裴志強(qiáng)

（中國(guó)電子科技集團(tuán)公司第四十七研究所，沈陽(yáng) 110000）

1 引 言

隨著CMOS集成電路工藝的不斷進(jìn)步與發(fā)展，以及人們對(duì)以音頻、視頻等多媒體設(shè)備要求的提高，工藝特征尺寸減小的趨勢(shì)仍在繼續(xù)，電路工作的電源電壓隨之不斷下降，對(duì)高性能模擬電路提出了更加嚴(yán)峻的挑戰(zhàn)。對(duì)于多位量化結(jié)構(gòu)delta-sigma調(diào)制器，設(shè)計(jì)上的挑戰(zhàn)來(lái)自于系統(tǒng)參數(shù)設(shè)計(jì)和多位數(shù)模轉(zhuǎn)換器（DAC）元器件失配對(duì)系統(tǒng)性能造成的影響。相比1位量化結(jié)構(gòu)，多位量化結(jié)構(gòu)delta-sigma調(diào)制器可以采用較低的階數(shù)和過(guò)采樣比獲得相同的性能，進(jìn)而可以降低電路的功耗，有利于進(jìn)行低功耗設(shè)計(jì)。由于多位反饋DAC的元器件失配將以噪聲的形式直接反映到調(diào)制器的輸出端，限制了調(diào)制器所能達(dá)到的精度，在多位量化結(jié)構(gòu)的調(diào)制器中通常要用數(shù)據(jù)加權(quán)平均（Data Weighted Averaging,DWA）算法來(lái)消除DAC失配對(duì)系統(tǒng)性能造成的影響[1]。

2 Delta-sigma調(diào)制器結(jié)構(gòu)

Delta-sigma調(diào)制器所能達(dá)到的精度由過(guò)采樣比OSR、調(diào)制器階數(shù)L和量化器位數(shù)B決定。在不考慮非理想因素及設(shè)計(jì)可行性的情況下，調(diào)制器的峰值信噪比如下式所示：

由于在delta-sigma調(diào)制器中，運(yùn)算跨導(dǎo)放大器(OTA)的功耗占整體電路的80%以上，所以根據(jù)低功耗設(shè)計(jì)原則，需要降低OTA的功耗及數(shù)量。降低OTA本身功耗可通過(guò)降低開(kāi)關(guān)電容積分器的采樣頻率，也就是降低過(guò)采樣比OSR來(lái)實(shí)現(xiàn)；而降低調(diào)制器的階數(shù)L可以減少采用的OTA的數(shù)量。要達(dá)到一定性能的調(diào)制器，在降低OSR和L的同時(shí)提升量化器的位數(shù)即可，同時(shí)由于2階調(diào)制器具有內(nèi)在的穩(wěn)定性，調(diào)制器采用2階3位量化器結(jié)構(gòu)和128倍的過(guò)采樣比。此處采用的調(diào)制器結(jié)構(gòu)如圖1所示。

圖1中所示的調(diào)制器采用的是積分器級(jí)聯(lián)反饋結(jié)構(gòu)（CIFB），這種結(jié)構(gòu)的調(diào)制器在信號(hào)帶寬范圍內(nèi)具有平坦的信號(hào)傳遞函數(shù)（STF），并在阻帶具有單調(diào)遞減特性。圖中，代表開(kāi)關(guān)電容積分器；b1和b2為積分器的增益系數(shù)；c1和c2為反饋系數(shù)。通過(guò)系統(tǒng)設(shè)計(jì)選擇合適的積分系數(shù)和反饋系數(shù)，獲得性能優(yōu)化的噪聲傳遞函數(shù)。如圖2所示為圖1中調(diào)制器結(jié)構(gòu)的噪聲傳遞函數(shù)曲線。

圖2 Delta-sigma噪聲傳遞函數(shù)

圖中，調(diào)制器的NTF最大增益為12.04 dB。由于采用2階和多位量化結(jié)構(gòu)，滿(mǎn)足調(diào)制器穩(wěn)定性以及性能最優(yōu)化的基本要求[2]。

3 電路設(shè)計(jì)

3.1 基本設(shè)計(jì)原理

高性能delta-sigma調(diào)制器由開(kāi)關(guān)電容斬波積分器和3位量化器構(gòu)成。開(kāi)關(guān)電容斬波積分器主包括跨導(dǎo)放大器（OTA1和OTA2）、斬波開(kāi)關(guān)、采樣開(kāi)關(guān)、采樣電容和積分電容。由開(kāi)關(guān)電容斬波積分器構(gòu)成的delta-sigma調(diào)制器如圖3所示。其中，C1IN/C1OUT和C2IN/C2OUT為斬波時(shí)鐘。

在音頻領(lǐng)域，為了保證在低頻區(qū)域的轉(zhuǎn)換精度，降低晶體管的1/f噪聲和運(yùn)算放大器的失調(diào)電壓是非常必要的，晶體管1/f噪聲的功率譜密度如下式[3]：

式中，K為與工藝有關(guān)的參數(shù)，Cox為MOS晶體管單位柵源電容容值，W和L分別為晶體管的寬度和長(zhǎng)度，f為MOS管工作頻率。從式(2)可以看出，1/f噪聲的功率密度與MOS的面積（W×L）成反比，單純?cè)黾覯OS管面積會(huì)有效降低MOS管1/f噪聲，但也會(huì)增加運(yùn)算放大器的寄生電容，降低有效帶寬和速度[4]。

斬波技術(shù)是最早出現(xiàn)在1954年美國(guó)的一項(xiàng)變流技術(shù)專(zhuān)利。目前作為降低MOS管低頻噪聲的技術(shù)應(yīng)用在電路設(shè)計(jì)領(lǐng)域。這種變頻技術(shù)將被調(diào)信號(hào)通過(guò)斬波頻率調(diào)制高頻，然后與放大器低頻噪聲（失調(diào)電壓和1/f噪聲等）疊加，最后信號(hào)在放大器輸出端同頻解調(diào)回信號(hào)頻率，同時(shí)將低頻噪聲調(diào)制到斬波的奇次諧波頻率上。經(jīng)過(guò)斬波放大器調(diào)制解調(diào)后，輸入信號(hào)的傅立葉級(jí)數(shù)有如下展開(kāi)式[5]：

通常在開(kāi)關(guān)電容電路中，選擇斬波頻率為開(kāi)關(guān)電容電路工作頻率的一半，即可以將直流失調(diào)和1/f噪聲消除。

由圖4所示為第一級(jí)斬波積分器的結(jié)構(gòu)和工作時(shí)序圖。第一級(jí)積分器電容采用底極板采樣結(jié)構(gòu)，消除采樣開(kāi)關(guān)電荷注入的影響。其中，CK1和CK2分別為采樣時(shí)鐘和積分時(shí)鐘；CK1D和CK2D分別為CK1和CK2的下降沿延遲時(shí)鐘。

圖4 第一級(jí)斬波積分器結(jié)構(gòu)及工作時(shí)序圖

3.2 積分器電路設(shè)計(jì)

由于開(kāi)關(guān)電容電路結(jié)構(gòu)具有精確的比例系數(shù)和對(duì)寄生不敏感的特性，調(diào)制器中積分器采用開(kāi)關(guān)電容結(jié)構(gòu)來(lái)實(shí)現(xiàn)[6]。積分器中的OTA需要一定的增益來(lái)滿(mǎn)足建立精度的要求。采用單級(jí)放大器無(wú)法滿(mǎn)足，而單級(jí)放大器提高增益通常采用共源共柵結(jié)構(gòu)較多，這又極大限制了低電壓放大器的輸出擺幅。因此綜合考慮，兩級(jí)放大器是較為合適的選擇。另外，由于Class-AB輸出級(jí)的放大器等效輸出跨導(dǎo)為輸出晶體管跨導(dǎo)之和，在低功耗設(shè)計(jì)中被廣泛應(yīng)用。

開(kāi)關(guān)電容積分器中采用的OTA如圖5所示。其中晶體管M1～M7構(gòu)成了放大器的第一級(jí)；M8～M15則構(gòu)成放大器第二級(jí)?？疾斓诙?jí)電路的半邊電路M8～M11，M8和M9為第二級(jí)的輸入晶體管，而M10和M11構(gòu)成Class-AB輸出級(jí)的電流鏡。Rc和Cc為兩級(jí)放大器的調(diào)零電阻和米勒補(bǔ)償電容。

圖5 全差分兩級(jí)OTA電路

全差分運(yùn)算放大器需要共模反饋電路穩(wěn)定輸出電壓，如圖6所示為設(shè)計(jì)采用的共模反饋電路。

圖6 全差分OTA共模反饋電路

圖中電路包括兩個(gè)部分，左側(cè)為開(kāi)關(guān)電容電路，右側(cè)為一個(gè)簡(jiǎn)單的放大器，為共模反饋電路提供正確的輸出相位。

如圖7所示為第一級(jí)開(kāi)關(guān)電容積分器的OTA在輸出等效負(fù)載為5 pF時(shí)的幅頻和相頻特性曲線，其直流增益為83.36 dB，增益帶寬積為22.91 MHz，相位裕度為70.6°，滿(mǎn)足delta-sigma調(diào)制器的指標(biāo)。

圖7 運(yùn)算放大器頻率特性曲線

在低電壓OTA設(shè)計(jì)中，輸出擺幅是設(shè)計(jì)的難點(diǎn)。積分器中的OTA采用Class-AB輸出級(jí)的兩級(jí)運(yùn)算放大器，擴(kuò)展了輸出擺幅，提高了delta-sigma調(diào)制器的性能。如圖8所示為OTA的輸出擺幅與直流增益關(guān)系圖。由圖可見(jiàn)，在1 V工作電壓下，運(yùn)算放大器的輸出擺幅可以達(dá)到±0.73 V。

3.3 量化器電路設(shè)計(jì)

Delta-sigma調(diào)制器需要量化器將前級(jí)積分后的信號(hào)進(jìn)行量化，由于量化器處在調(diào)制器的末端，其非線性將受到較強(qiáng)的環(huán)路噪聲整形作用[7]。多位量化器對(duì)比較器的要求遠(yuǎn)高于1位量化器，所以在設(shè)計(jì)時(shí)要多注意，盡量降低量化器的失調(diào)、亞穩(wěn)態(tài)等非理想因素。3位量化器結(jié)構(gòu)圖如圖9所示，它由分壓電阻串和動(dòng)態(tài)比較器組成。

圖9 3位量化器電路原理圖

比較器電路如圖10所示，它由兩對(duì)PMOS差分對(duì)輸入管、CMOS鎖存器和SR鎖存器構(gòu)成。其中，差分對(duì)M2p-M2n和M3p-M3n將差分電壓轉(zhuǎn)成差分電流，M5、M51、M6、M61、M7、M71、M8、和M81構(gòu)成的CMOS鎖存器，將差分電流通過(guò)正反饋轉(zhuǎn)成相應(yīng)的邏輯電壓。SR鎖存器由二輸入或非門(mén)和反相器構(gòu)成。NMOS管M9作為復(fù)位開(kāi)關(guān)管。Clk1和Clk2為兩相非交疊時(shí)鐘。

圖10 比較器電路原理圖

在低速高精度比較器模塊中，失調(diào)電壓是其主要的性能指標(biāo)要求。比較器的失調(diào)電壓主要由輸入差分對(duì)管的匹配程度決定。在電路設(shè)計(jì)中增加輸入對(duì)管的面積，在版圖設(shè)計(jì)時(shí)采用交叉耦合和隔離的方式進(jìn)行布局，將失調(diào)電壓降到可接收程度。圖11為比較器1000次的Monte-Carlo分析結(jié)果。可以看到，比較器的失調(diào)電壓可以控制在±6 mV范圍之內(nèi)，滿(mǎn)足比較器的指標(biāo)要求。

圖11 比較器1000次Monte-Carlo分析結(jié)果

3.4 DWA算法實(shí)現(xiàn)

多位量化中調(diào)制器的多位反饋DAC的失配將不經(jīng)過(guò)環(huán)路噪聲整形，而是直接出現(xiàn)在調(diào)制器輸出端，這極大影響了整個(gè)調(diào)制器的信噪比。在設(shè)計(jì)中需采用校準(zhǔn)算法來(lái)提高調(diào)制器的性能。對(duì)此，采用DWA是一種非常高效且易實(shí)現(xiàn)的方法[8]。

如圖12所示為設(shè)計(jì)中所采用的DWA算法實(shí)現(xiàn)方式結(jié)構(gòu)圖。它由編碼器、3位全加器、循環(huán)移位器、指針寄存器和時(shí)序驅(qū)動(dòng)電路組成。由于采用了全加器和對(duì)數(shù)移位器作為移位操作器件，在晶體管的數(shù)量和延遲時(shí)間上均有一定的降低，DWA算法的運(yùn)行速度得以提高。

圖12 DWA算法電路結(jié)構(gòu)圖

圖中的DWA算法電路在兩相非交疊時(shí)鐘C lk1和C lk2下工作。輸出信號(hào)分成兩路，一路由編碼器編碼后直接輸出DSMOUT[2:0]，另外一路同時(shí)進(jìn)入3位全加器與前一時(shí)鐘周期的輸出進(jìn)行累加，得到指針S1～S3的信號(hào)，在時(shí)鐘Clk2相位將其存儲(chǔ)至指針寄存器中，并對(duì)循環(huán)移位器的輸入信號(hào)進(jìn)行移位控制。驅(qū)動(dòng)電路增加了移位后信號(hào)的驅(qū)動(dòng)能力，在Clk2時(shí)鐘相位輸出Out_DAC[6:0]，打開(kāi)DAC相應(yīng)的開(kāi)關(guān)。

4 測(cè)試結(jié)果

Delta-sigma調(diào)制器采用0.13μm CMOS工藝實(shí)現(xiàn)，在1 V電源電壓下工作功耗為130μW。用邏輯分析儀采集調(diào)制器的3位輸出數(shù)據(jù)并通過(guò)MATLAB進(jìn)行分析處理，得到的delta-sigma調(diào)制器的SFDR大于79 dB，如圖13所示。

圖13 Delta-sigma調(diào)制器輸出頻譜

通過(guò)對(duì)輸入信號(hào)幅度的掃描得到調(diào)制器的峰值信噪失真比達(dá)到81 dB，動(dòng)態(tài)范圍為88 dB，如圖14所示。所設(shè)計(jì)的delta-sigma調(diào)制器的總體性能歸納于表1當(dāng)中。

表1 Delta-sigma調(diào)制器性能匯總

圖14 輸入信號(hào)與性能的關(guān)系

5 結(jié)束語(yǔ)

采用0.13μm CMOS工藝實(shí)現(xiàn)了一款用于數(shù)字音頻系統(tǒng)的，具有低電壓、低功耗和高精度的deltasigma調(diào)制器。采用兩級(jí)結(jié)構(gòu)以及Class-AB輸出級(jí)提高了低電壓應(yīng)用條件下運(yùn)算放大器的增益以及輸出擺幅，同時(shí)也降低了功耗。采用DWA算法降低了多位DAC失配誤差對(duì)調(diào)制器性能的影響。在8 kHz信號(hào)帶寬范圍內(nèi)，測(cè)試得到了良好的動(dòng)態(tài)范圍和峰值信噪失真比，對(duì)功耗的降低也有出色的表現(xiàn)。該設(shè)計(jì)對(duì)于低電壓低功耗應(yīng)用的數(shù)字音頻系統(tǒng)具有一定的應(yīng)用推廣價(jià)值。