范 軍，裴志強

（中國電子科技集團公司第四十七研究所，沈陽 110000）

1 引 言

隨著CMOS集成電路工藝的不斷進步與發(fā)展，以及人們對以音頻、視頻等多媒體設備要求的提高，工藝特征尺寸減小的趨勢仍在繼續(xù)，電路工作的電源電壓隨之不斷下降，對高性能模擬電路提出了更加嚴峻的挑戰(zhàn)。對于多位量化結(jié)構(gòu)delta-sigma調(diào)制器，設計上的挑戰(zhàn)來自于系統(tǒng)參數(shù)設計和多位數(shù)模轉(zhuǎn)換器（DAC）元器件失配對系統(tǒng)性能造成的影響。相比1位量化結(jié)構(gòu)，多位量化結(jié)構(gòu)delta-sigma調(diào)制器可以采用較低的階數(shù)和過采樣比獲得相同的性能，進而可以降低電路的功耗，有利于進行低功耗設計。由于多位反饋DAC的元器件失配將以噪聲的形式直接反映到調(diào)制器的輸出端，限制了調(diào)制器所能達到的精度，在多位量化結(jié)構(gòu)的調(diào)制器中通常要用數(shù)據(jù)加權(quán)平均（Data Weighted Averaging,DWA）算法來消除DAC失配對系統(tǒng)性能造成的影響[1]。

2 Delta-sigma調(diào)制器結(jié)構(gòu)

Delta-sigma調(diào)制器所能達到的精度由過采樣比OSR、調(diào)制器階數(shù)L和量化器位數(shù)B決定。在不考慮非理想因素及設計可行性的情況下，調(diào)制器的峰值信噪比如下式所示：

由于在delta-sigma調(diào)制器中，運算跨導放大器(OTA)的功耗占整體電路的80%以上，所以根據(jù)低功耗設計原則，需要降低OTA的功耗及數(shù)量。降低OTA本身功耗可通過降低開關(guān)電容積分器的采樣頻率，也就是降低過采樣比OSR來實現(xiàn)；而降低調(diào)制器的階數(shù)L可以減少采用的OTA的數(shù)量。要達到一定性能的調(diào)制器，在降低OSR和L的同時提升量化器的位數(shù)即可，同時由于2階調(diào)制器具有內(nèi)在的穩(wěn)定性，調(diào)制器采用2階3位量化器結(jié)構(gòu)和128倍的過采樣比。此處采用的調(diào)制器結(jié)構(gòu)如圖1所示。

圖1中所示的調(diào)制器采用的是積分器級聯(lián)反饋結(jié)構(gòu)（CIFB），這種結(jié)構(gòu)的調(diào)制器在信號帶寬范圍內(nèi)具有平坦的信號傳遞函數(shù)（STF），并在阻帶具有單調(diào)遞減特性。圖中，代表開關(guān)電容積分器；b1和b2為積分器的增益系數(shù)；c1和c2為反饋系數(shù)。通過系統(tǒng)設計選擇合適的積分系數(shù)和反饋系數(shù)，獲得性能優(yōu)化的噪聲傳遞函數(shù)。如圖2所示為圖1中調(diào)制器結(jié)構(gòu)的噪聲傳遞函數(shù)曲線。

圖2 Delta-sigma噪聲傳遞函數(shù)

圖中，調(diào)制器的NTF最大增益為12.04 dB。由于采用2階和多位量化結(jié)構(gòu)，滿足調(diào)制器穩(wěn)定性以及性能最優(yōu)化的基本要求[2]。

3 電路設計

3.1 基本設計原理

高性能delta-sigma調(diào)制器由開關(guān)電容斬波積分器和3位量化器構(gòu)成。開關(guān)電容斬波積分器主包括跨導放大器（OTA1和OTA2）、斬波開關(guān)、采樣開關(guān)、采樣電容和積分電容。由開關(guān)電容斬波積分器構(gòu)成的delta-sigma調(diào)制器如圖3所示。其中，C1IN/C1OUT和C2IN/C2OUT為斬波時鐘。

在音頻領域，為了保證在低頻區(qū)域的轉(zhuǎn)換精度，降低晶體管的1/f噪聲和運算放大器的失調(diào)電壓是非常必要的，晶體管1/f噪聲的功率譜密度如下式[3]：

式中，K為與工藝有關(guān)的參數(shù)，Cox為MOS晶體管單位柵源電容容值，W和L分別為晶體管的寬度和長度，f為MOS管工作頻率。從式(2)可以看出，1/f噪聲的功率密度與MOS的面積（W×L）成反比，單純增加MOS管面積會有效降低MOS管1/f噪聲，但也會增加運算放大器的寄生電容，降低有效帶寬和速度[4]。

斬波技術(shù)是最早出現(xiàn)在1954年美國的一項變流技術(shù)專利。目前作為降低MOS管低頻噪聲的技術(shù)應用在電路設計領域。這種變頻技術(shù)將被調(diào)信號通過斬波頻率調(diào)制高頻，然后與放大器低頻噪聲（失調(diào)電壓和1/f噪聲等）疊加，最后信號在放大器輸出端同頻解調(diào)回信號頻率，同時將低頻噪聲調(diào)制到斬波的奇次諧波頻率上。經(jīng)過斬波放大器調(diào)制解調(diào)后，輸入信號的傅立葉級數(shù)有如下展開式[5]：

通常在開關(guān)電容電路中，選擇斬波頻率為開關(guān)電容電路工作頻率的一半，即可以將直流失調(diào)和1/f噪聲消除。

由圖4所示為第一級斬波積分器的結(jié)構(gòu)和工作時序圖。第一級積分器電容采用底極板采樣結(jié)構(gòu)，消除采樣開關(guān)電荷注入的影響。其中，CK1和CK2分別為采樣時鐘和積分時鐘；CK1D和CK2D分別為CK1和CK2的下降沿延遲時鐘。

圖4 第一級斬波積分器結(jié)構(gòu)及工作時序圖

3.2 積分器電路設計

由于開關(guān)電容電路結(jié)構(gòu)具有精確的比例系數(shù)和對寄生不敏感的特性，調(diào)制器中積分器采用開關(guān)電容結(jié)構(gòu)來實現(xiàn)[6]。積分器中的OTA需要一定的增益來滿足建立精度的要求。采用單級放大器無法滿足，而單級放大器提高增益通常采用共源共柵結(jié)構(gòu)較多，這又極大限制了低電壓放大器的輸出擺幅。因此綜合考慮，兩級放大器是較為合適的選擇。另外，由于Class-AB輸出級的放大器等效輸出跨導為輸出晶體管跨導之和，在低功耗設計中被廣泛應用。

開關(guān)電容積分器中采用的OTA如圖5所示。其中晶體管M1～M7構(gòu)成了放大器的第一級；M8～M15則構(gòu)成放大器第二級?？疾斓诙夒娐返陌脒呺娐稭8～M11，M8和M9為第二級的輸入晶體管，而M10和M11構(gòu)成Class-AB輸出級的電流鏡。Rc和Cc為兩級放大器的調(diào)零電阻和米勒補償電容。

圖5 全差分兩級OTA電路

全差分運算放大器需要共模反饋電路穩(wěn)定輸出電壓，如圖6所示為設計采用的共模反饋電路。

圖6 全差分OTA共模反饋電路

圖中電路包括兩個部分，左側(cè)為開關(guān)電容電路，右側(cè)為一個簡單的放大器，為共模反饋電路提供正確的輸出相位。

如圖7所示為第一級開關(guān)電容積分器的OTA在輸出等效負載為5 pF時的幅頻和相頻特性曲線，其直流增益為83.36 dB，增益帶寬積為22.91 MHz，相位裕度為70.6°，滿足delta-sigma調(diào)制器的指標。

圖7 運算放大器頻率特性曲線

在低電壓OTA設計中，輸出擺幅是設計的難點。積分器中的OTA采用Class-AB輸出級的兩級運算放大器，擴展了輸出擺幅，提高了delta-sigma調(diào)制器的性能。如圖8所示為OTA的輸出擺幅與直流增益關(guān)系圖。由圖可見，在1 V工作電壓下，運算放大器的輸出擺幅可以達到±0.73 V。

3.3 量化器電路設計

Delta-sigma調(diào)制器需要量化器將前級積分后的信號進行量化，由于量化器處在調(diào)制器的末端，其非線性將受到較強的環(huán)路噪聲整形作用[7]。多位量化器對比較器的要求遠高于1位量化器，所以在設計時要多注意，盡量降低量化器的失調(diào)、亞穩(wěn)態(tài)等非理想因素。3位量化器結(jié)構(gòu)圖如圖9所示，它由分壓電阻串和動態(tài)比較器組成。

圖9 3位量化器電路原理圖

比較器電路如圖10所示，它由兩對PMOS差分對輸入管、CMOS鎖存器和SR鎖存器構(gòu)成。其中，差分對M2p-M2n和M3p-M3n將差分電壓轉(zhuǎn)成差分電流，M5、M51、M6、M61、M7、M71、M8、和M81構(gòu)成的CMOS鎖存器，將差分電流通過正反饋轉(zhuǎn)成相應的邏輯電壓。SR鎖存器由二輸入或非門和反相器構(gòu)成。NMOS管M9作為復位開關(guān)管。Clk1和Clk2為兩相非交疊時鐘。

圖10 比較器電路原理圖

在低速高精度比較器模塊中，失調(diào)電壓是其主要的性能指標要求。比較器的失調(diào)電壓主要由輸入差分對管的匹配程度決定。在電路設計中增加輸入對管的面積，在版圖設計時采用交叉耦合和隔離的方式進行布局，將失調(diào)電壓降到可接收程度。圖11為比較器1000次的Monte-Carlo分析結(jié)果?？梢钥吹剑容^器的失調(diào)電壓可以控制在±6 mV范圍之內(nèi)，滿足比較器的指標要求。

圖11 比較器1000次Monte-Carlo分析結(jié)果

3.4 DWA算法實現(xiàn)

多位量化中調(diào)制器的多位反饋DAC的失配將不經(jīng)過環(huán)路噪聲整形，而是直接出現(xiàn)在調(diào)制器輸出端，這極大影響了整個調(diào)制器的信噪比。在設計中需采用校準算法來提高調(diào)制器的性能。對此，采用DWA是一種非常高效且易實現(xiàn)的方法[8]。

如圖12所示為設計中所采用的DWA算法實現(xiàn)方式結(jié)構(gòu)圖。它由編碼器、3位全加器、循環(huán)移位器、指針寄存器和時序驅(qū)動電路組成。由于采用了全加器和對數(shù)移位器作為移位操作器件，在晶體管的數(shù)量和延遲時間上均有一定的降低，DWA算法的運行速度得以提高。

圖12 DWA算法電路結(jié)構(gòu)圖

圖中的DWA算法電路在兩相非交疊時鐘C lk1和C lk2下工作。輸出信號分成兩路，一路由編碼器編碼后直接輸出DSMOUT[2:0]，另外一路同時進入3位全加器與前一時鐘周期的輸出進行累加，得到指針S1～S3的信號，在時鐘Clk2相位將其存儲至指針寄存器中，并對循環(huán)移位器的輸入信號進行移位控制。驅(qū)動電路增加了移位后信號的驅(qū)動能力，在Clk2時鐘相位輸出Out_DAC[6:0]，打開DAC相應的開關(guān)。

4 測試結(jié)果

Delta-sigma調(diào)制器采用0.13μm CMOS工藝實現(xiàn)，在1 V電源電壓下工作功耗為130μW。用邏輯分析儀采集調(diào)制器的3位輸出數(shù)據(jù)并通過MATLAB進行分析處理，得到的delta-sigma調(diào)制器的SFDR大于79 dB，如圖13所示。

圖13 Delta-sigma調(diào)制器輸出頻譜

通過對輸入信號幅度的掃描得到調(diào)制器的峰值信噪失真比達到81 dB，動態(tài)范圍為88 dB，如圖14所示。所設計的delta-sigma調(diào)制器的總體性能歸納于表1當中。

表1 Delta-sigma調(diào)制器性能匯總

圖14 輸入信號與性能的關(guān)系

5 結(jié)束語

采用0.13μm CMOS工藝實現(xiàn)了一款用于數(shù)字音頻系統(tǒng)的，具有低電壓、低功耗和高精度的deltasigma調(diào)制器。采用兩級結(jié)構(gòu)以及Class-AB輸出級提高了低電壓應用條件下運算放大器的增益以及輸出擺幅，同時也降低了功耗。采用DWA算法降低了多位DAC失配誤差對調(diào)制器性能的影響。在8 kHz信號帶寬范圍內(nèi)，測試得到了良好的動態(tài)范圍和峰值信噪失真比，對功耗的降低也有出色的表現(xiàn)。該設計對于低電壓低功耗應用的數(shù)字音頻系統(tǒng)具有一定的應用推廣價值。