商昌文

摘?要：本文闡述了一種利用時(shí)鐘恢復(fù)技術(shù)實(shí)現(xiàn)的10 G光中繼傳輸復(fù)用系統(tǒng)，從硬件和軟件兩個(gè)方面，依次詳細(xì)介紹了該系統(tǒng)的實(shí)現(xiàn)過程。系統(tǒng)簡(jiǎn)化了光纖的接線操作，大大提高了光傳輸?shù)木嚯x，具有普遍應(yīng)用推廣意義。

關(guān)鍵詞：波長(zhǎng)轉(zhuǎn)換;ADN2915;CDR

1 概述

RapidIO 技術(shù)廣泛應(yīng)用于雷達(dá)信號(hào)處理系統(tǒng)當(dāng)中，其通過 4 路或 8 路 850 nm 光路在兩分系統(tǒng)間進(jìn)行超高速數(shù)據(jù)通信。因原系統(tǒng)往往使用的是 850 nm 多模光纖，只能短距離傳輸幾百米且光路甚多，非常不便于接線。而某些新型雷達(dá)通信系統(tǒng)中需要將原多路 850 nm 光路進(jìn)行遠(yuǎn)距離且要求單纖傳輸。本文在此需求基礎(chǔ)上講述了一種光中繼傳輸復(fù)用系統(tǒng)，可將多達(dá) 16 路的多模光信號(hào)（雙向，每向各 8 路）傳輸系統(tǒng)簡(jiǎn)化為 1 路單模光信號(hào)進(jìn)行遠(yuǎn)距離傳輸，該系統(tǒng)可實(shí)現(xiàn)并已實(shí)際應(yīng)用于某項(xiàng)目當(dāng)中。

2 系統(tǒng)總體框圖

系統(tǒng)包括光波長(zhǎng)轉(zhuǎn)換單元，復(fù)用 / 解復(fù)用單元，BIT 狀態(tài)上報(bào)單元。總體設(shè)計(jì)要求如圖 1 所示。

3 硬件設(shè)計(jì)

3.1 波長(zhǎng)轉(zhuǎn)換單元

為了將光信號(hào)進(jìn)行遠(yuǎn)距離傳輸，需將多 模 850 nm 光信號(hào)轉(zhuǎn)換成單模光信號(hào)，其實(shí)現(xiàn)過程為先進(jìn)行光 / 電轉(zhuǎn)換再進(jìn)行電 / 光轉(zhuǎn)換。因?yàn)楸鞠到y(tǒng)為 10 Gbit/s 的高速電信號(hào)轉(zhuǎn)換，高速差分對(duì)在電路板上傳輸必然會(huì)帶來一定程度的信號(hào)劣變，因此后級(jí)使用 CDR（光時(shí)鐘數(shù)據(jù)恢復(fù)）芯片 ADN2915 對(duì)高速電信號(hào)進(jìn)行波形整形和重定時(shí)，從而獲取較好的電信號(hào)質(zhì)量。ADN2915 的功能框圖如圖 2。

3.1.1 時(shí)鐘恢復(fù)芯片ADN2915

時(shí)鐘恢復(fù)單元選用ADI公司的CDR芯片ADN2915，具有以下特點(diǎn)。

a）差分?jǐn)?shù)據(jù)輸入頻率范圍為：6.5 Mbit/s 至 11.3 Gbit/s。

b）無需參考時(shí)鐘輸入。

c）可選的限幅放大和均衡功能。

d）具有偽隨機(jī)碼的產(chǎn)生和檢測(cè)功能。

e）具有 I2C 總線配置功能。

f）具有信號(hào)丟失及鎖定指示功能。

ADN2915 電原理圖如圖 3。

3.1.2 ADN2915 軟件配置

使用 Xilinx FPGA 芯片 XC6SLX45T 通過 ADN2915接口對(duì)其片內(nèi)寄存器進(jìn)行配置，流程如圖 4。

配置部分 VHDL 代碼如下：

when x”01” => q <= x”800980”;

--Register CTRLB

CTRLB（7） 1-->0，soft reset

when x”02” => q <= x”800900”;

--Register CTRLB

CTRLB（7） 1-->0，soft reset

when x”03” => q <= x”800810”;

--Register CTRLA

CDR_modes LTD，

when x”04” => q <= x”800a05”;

--Register CTRLC

CTRLC（2） 0 enable refclk，1：disable

refclk，

when x”05” => q <= x”80100c”; --Register

DPLLA default

TRANBAND 4 ，risge_edge

when x”05” => q <= x”801014”; --Register

DPLLA

TRANBAND 4 ，risge_edge adn falling，

3.2 波分復(fù)用/解復(fù)用單元

CDR 芯片 ADN2915 恢復(fù)出來的 10 Gbit/s 電信號(hào)經(jīng)16 個(gè) CWDM 光模塊電 / 光轉(zhuǎn)換后變成 16 路 CWDM 波長(zhǎng)光信號(hào)，然后經(jīng)波分復(fù)用模塊合成一路光輸出至對(duì)端，對(duì)端經(jīng)波分解復(fù)用模塊后還原為對(duì)應(yīng)發(fā)端 CWDM 波長(zhǎng)的光信號(hào)，后經(jīng)波長(zhǎng)轉(zhuǎn)換單元再次轉(zhuǎn)換成 850 nm 光信號(hào)還原輸出。16 路 CWDM 光波長(zhǎng)分別為：1 270 nm、1 290 nm、1 310 nm、1 330 nm、1 350 nm、1 370 nm、1 390 nm、1 410 nm、1 430 nm、1 450 nm、1 470 nm、1 490 nm、1 510 nm、1 530 nm、1 550 nm、1 570 nm。

3.3 BIT狀態(tài)上報(bào)單元

使用 100 M/1 000 M 自適應(yīng)以太網(wǎng)接口上報(bào)設(shè)備狀態(tài)信息，網(wǎng)絡(luò)協(xié)議采用 UDP 協(xié)議，上報(bào)狀態(tài)信息包括每路光信號(hào)有無光輸入、輸入光功率數(shù)值、光模塊工作電壓、光模塊工作溫度、ADN2915 工作狀態(tài)等，可以通過 PC 端配置軟件更改參數(shù)。采用 Xilinx FPGA 芯片XC6SLX45T 通過硬件設(shè)計(jì)語言 VHDL 實(shí)現(xiàn) UDP 協(xié)議，從而實(shí)現(xiàn)狀態(tài)上報(bào)功能。

4 PCB設(shè)計(jì)

本系統(tǒng)傳輸速率為 10 Gbit/s，板上電信號(hào)衰變極大，為了達(dá)到較好的信號(hào)傳輸質(zhì)量，PCB 的設(shè)計(jì)亦是相當(dāng)關(guān)鍵的一個(gè)環(huán)節(jié)。

a）差分信號(hào)線對(duì)應(yīng)該等長(zhǎng)，以使兩個(gè)信號(hào)同時(shí)到達(dá)輸入端，路徑長(zhǎng)度的差異將直接導(dǎo)致信號(hào)變形。

b）避免信號(hào)路徑的不連續(xù)性。不連續(xù)點(diǎn)發(fā)生在路徑突然轉(zhuǎn)彎處和板上的過孔處。采用圓弧線和減少過孔的使用以降低路徑不連續(xù)性。

c）為了防止短路和減少串?dāng)_，在過孔、路徑、焊盤間至少要留 l0 mil（1 mil = 0.0254 mm）的間隙，差分對(duì)間要留 20 mil 的間距，且要使器件和地的連接線盡可能短以減小電感;用來連接電源和接地的器件管腳過孔直徑至少應(yīng)不小于 l0 mil，過孔最好不用散熱性結(jié)構(gòu)以減小電感。

d）本次電路板板材選用 TU872SLK 高速材質(zhì)，按6 層板設(shè)計(jì)，4 個(gè)信號(hào)走線層，2 個(gè)參考層，差分對(duì)線寬為 7 mil， 間距為 5 mil。

5 測(cè)試驗(yàn)證

使用安立公司 MP1800A 型誤碼儀進(jìn)行誤碼率測(cè)試驗(yàn)證，誤碼儀輸出數(shù)據(jù)速率設(shè)置為（1～10）Gbit/s，輸出碼型為 31 位偽隨機(jī)碼，經(jīng)測(cè)試 24 小時(shí)穩(wěn)定無誤碼。證明了本系統(tǒng)穩(wěn)定可靠。

6 結(jié)語

應(yīng)用本光中繼傳輸復(fù)用系統(tǒng)，可將原雷達(dá)系統(tǒng)中多路多模光傳輸網(wǎng)絡(luò)簡(jiǎn)化為使用單一芯單模光纖進(jìn)行傳輸。方便系統(tǒng)的維護(hù)工作，傳輸距離也得到了大大的提升，最大可達(dá) 80 千米甚至更遠(yuǎn)。該系統(tǒng)具有較廣泛的應(yīng)用價(jià)值，有望作為原雷達(dá)光通信系統(tǒng)升級(jí)版的一種替代。

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