譚馳譽，李 炎，程 旭，韓 軍，曾曉洋

(復旦大學 微電子學院，上海 201203)

隨著晶體管尺寸的減小，集成電路向集成度更高和工作速度更快的方向快速發(fā)展。然而，集成電路對輻射粒子攻擊造成的軟錯誤也越來越敏感[1]。為減少此類軟錯誤，過去的研究更多關注于時序單元(寄存器，觸發(fā)器)的加固[2-3]。但隨著工藝水平的不斷提升，組合電路貢獻的軟錯誤率(soft error rate，SER)正不斷接近甚至超過時序單元貢獻的軟錯誤率[4]。三模冗余(triple modular redundancy，TMR)和門尺寸調整(gate-sizing，GS)是廣泛用于降低組合電路SER的2種經典加固方法[5-9]。

Tan等[10]提出了一種可對組合電路進行靈活分組加固的通用高效率TMR加固方法(general efficiency TMR，GE-TMR)，以滿足多樣化的設計裕量。同時，該工作基于提出的解分布優(yōu)化NSGA-II算法(SDON)設計了能同時考慮SER、面積和延時3個指標的多目標優(yōu)化架構，并基于該優(yōu)化架構詳細分析了GE-TMR和GS加固方法在SER，面積和延時3個指標上的特征表現。然而，文獻[10]只討論了GE-TMR和GS加固方法在65 nm工藝半導體中的特征表現，缺乏考慮工藝差異對加固方法特征表現的影響。

本文將分析工藝差異對組合電路軟錯誤評估的影響，并對比GE-TMR和GS加固方法在65 nm和28 nm工藝電路中的特征表現，研究工藝差異對加固方法的影響。研究結果可為集成電路進行優(yōu)化加固設計提供指導。

1 加固方法和優(yōu)化算法

1.1 GE-TMR加固方法

TMR加固方法的加固原理是將電路模塊復制成3份，并在輸出端添加表決單元(voter)，利用voter的多數表決能力實現在任意一個模塊出現錯誤時依舊能保證整體的正確輸出，因此這種加固方法的可靠性很高。GE-TMR加固方法是TMR加固方法在組合電路中的細粒度拓展，目的是在TMR加固方法高可靠性的前提下，實現對組合邏輯電路進行靈活的部分加固，以適應多樣化的設計裕量條件。然而，靈活的部分加固將會在組合電路中產生多個TMR模塊，引入多個voter。voter被輻射粒子攻擊后同樣會產生軟錯誤，且voter自身存在面積和延時。所以，在保證組合邏輯電路靈活性的同時盡量減少voter的數目是需解決的關鍵問題。

GE-TMR加固方法是通過圖論中最大連通子圖的原理實現voter最少化，加固流程如圖1所示。圖1(a)為待加固的目標電路，其中，B、D、E和G為選中的需要被加固的邏輯門。目標電路首先會被抽象成由頂點(V)和邊(E)構成的圖GO，如圖1(b)所示。圖1(b)中，V包含所有的邏輯門和輸入輸出端，E包含V中所有頂點之間的連線。假設圖GH為圖GO基于所有待加固邏輯門得到的導出子圖。求出圖GH中所有的最大連通子圖，并將圖GH中所有頂點按照最大連通子圖進行分組，如圖1(c)所示。最后，按照分組將待加固邏輯門劃分為多個子電路，并對每個子電路進行TMR加固，如圖1(d)所示。GE-TMR加固方法使整個加固電路只需在所有分組子電路輸出端添加有限的voter，能最大化voter的利用率。

1.2 GS加固方法

GS加固方法是組合電路軟錯誤加固研究中十分熱門的加固方法，該方法通過調整邏輯門尺寸提高邏輯門抵抗粒子攻擊的能力。圖2為邏輯電路中門尺寸變化對單粒子瞬態(tài)(single event transient, SET)的影響示意圖。較小尺寸的邏輯門具有較低的臨界電荷，受到輻射粒子攻擊后更容易產生SET脈沖，如圖2(a)所示。較大的邏輯門具有足夠多的存儲電荷量，其固有慣性可抑制SET脈沖的產生。但較大的邏輯門尺寸會對SET脈沖傳播產生不利影響，如圖2(b)所示。由于信號會被更大的邏輯門較大程度地放大[11]，因此，較小尺寸的邏輯門有利于濾除傳播過來的SET脈沖，能有效減小電路的SER。

GS加固方法可對組合邏輯電路中每個邏輯門的尺寸進行靈活調整，且每次調整所需的面積代價和時序代價很小。因靈活性和易操作性，GS加固方法被廣泛應用。然而，當工藝尺寸小于90 nm時，改變單位面積所帶來的可靠性增益變差[12]。

1.3 SDON多目標優(yōu)化算法

經典的NSGA-II多目標優(yōu)化算法容易陷入局部收斂，這使得加固方法不能在整個解空間獲得足夠全面的解，不利于全面評估加固方法在多個維度上的特征表現，也不利于對多個加固方法進行比較。Tan等[10]提出的SDON多目標優(yōu)化算法是基于經典的NSGA-II多目標優(yōu)化算法設計的，在SER、面積和延時3個指標上進行了優(yōu)化。

圖3為SDON多目標優(yōu)化算法流程圖。SDON多目標優(yōu)化算法通過向種群中添加極端個體解集(EXSs)來改善種群的分布情況。EXS可理解為對某種加固方法的最小加固方案(MinHS)和最大加固方案(MaxHS)，如表1所列。因每一個EXS在某1個或2個指標上都等于或近似極端最優(yōu)或最劣值，所以這些EXS均處于或接近整個Pareto最優(yōu)前沿面的不同邊緣處。因此，在種群中添加多個EXS能有效維持種群的全局性，避免最終的Pareto解集陷入局部收斂。但將EXS過早地添加入種群中可能會使種群受EXSs的優(yōu)勢基因所支配，使種群陷入局部最優(yōu)，導致劣化種群在解空間中解的質量。該現象已被文獻[10]證實。因此SDON多目標優(yōu)化算法設計了一個可控制添加EXSs進入種群時間(EXSs_Add_Gen)的過程。通過文獻[10]的實驗證明，種群自然迭代200代后再添加EXSs，能在保證解分布的前提下有效地避免EXSs劣化解的質量。

此外，SDON多目標優(yōu)化算法中設計了一個FA集合，用于保存每一代的Pareto最優(yōu)解集。SDON多目標優(yōu)化算法在迭代結束后會對FA中所有解進行一次快速非支配排序，用于獲得最終的Pareto最優(yōu)解集。該設計的目的是獲得足夠全面且足夠多的Pareto最優(yōu)解，便于對加固方法進行全面的分析和比較。

表1 GE-TMR和GS加固方法的極端方案Tab.1 Extreme solutions of GE-TMR and GS hardening methods

2 工藝差異對SER評估的影響

電路中單個邏輯門被粒子攻擊后產生的軟錯誤率ηSE可表示為[13]

(1)

其中：RPH(q)為粒子攻擊概率，表示電荷量為q的粒子在單位時間內攻擊單位面積電路的有效頻率；Perr(ci,q)為瞬態(tài)錯誤概率，表示由累積電荷量為q的被攻擊邏輯門ci產生的SET傳播至一個鎖存器并被鎖存的概率。

首先，討論工藝變化對RPH(q)的影響。RPH(q)可表示為[14-16]

(2)

其中：φ為大于10 MeV的中子注量率；K為與工藝無關的擬合參數；A(ci)為邏輯門ci的敏感區(qū)面積；qs為器件電荷收集的斜率。

式(2)中，A(ci)和qs是隨著工藝尺寸變換而變化的。通常，A(ci)被認為是邏輯門漏極有源區(qū)的面積，直接由不同工藝中標準單元的版圖所確定。通過實驗和計算發(fā)現，qs與工藝尺寸近似呈線性關系[14]。因此，可獲得65 nm和28 nm工藝下NMOS管和PMOS管的qs，如表2所列。

表2 2種工藝下的SER評估參數Tab.2 SER evaluation parameters under two processes

然后，討論工藝變化對Perr(ci,q)的影響。Perr(ci,q)能夠被展開，表示為[13]

(3)

其中：N為電路中寄存器總數；dj表示電路中第j個寄存器；Plogic為考慮邏輯掩蔽效應的SET傳播概率；Pelec為綜合考慮電學掩蔽和時窗掩蔽效應的SET傳播概率。因邏輯掩蔽主要由電路結構和輸入信號概率所決定，所以Plogic不受工藝尺寸變化影響。

文獻[13]中，Pelec可被進一步展開為

Pelec(ci,dj,q)=Pt-mask[fe-mask(ci,dj,q),ωj]

(4)

其中：Pt-mask為dj鎖存SET的概率；fe-mask為考慮電學掩蔽的SET傳播函數。Pt-mask和fe-mask可以分別繼續(xù)展開為

(5)

fe-mask(ci,dj,q)=

Ψprop((Ψprop(Ψprop(W0,1),2),…),n)

(6)

其中：W為傳播到dj輸入端的SET脈沖寬度；ωj為dj的鎖存窗口，一般為dj的建立時間與保持時間之和(tsetup+thold)，本文將同一工藝尺寸下所有寄存器的tsetup+thold固定為相同的值，如表2所列；tclk為時鐘周期；W0為ci被電荷量為q的粒子攻擊后產生的初始SET的脈沖寬度；Ψprop為SET傳播函數，表示寬度為Wk的SET經過第k+1級邏輯單元傳播后新的脈沖寬度Wk+1的傳播函數，即：Wk+1=Ψprop(Wk,k+1)。

W0和Ψprop均可通過SPICE仿真獲得。W0的數據由文獻[17-18]中給出的注入電荷量q與反向偏置PN結瞬態(tài)電流關系模型作為電流源進行SPICE仿真得到，瞬態(tài)電流模型為

(7)

其中：τ為與工藝相關的脈沖整形參數；t為時間。由文獻[14]可知，τ與工藝特征尺寸呈近似線性關系，因此可得到τ在28 nm和65 nm工藝下的估計值，如表2所列。

本文通過SPICE對標準單元進行輸入瞬態(tài)仿真，獲得所有種類標準單元在不同尺寸、不同輸入瞬態(tài)信號種類(上升和下降)、不同輸入瞬態(tài)時間(上升或下降時間)及不同輸出負載時的輸出瞬態(tài)時間和輸入輸出瞬態(tài)延時。最后我們根據這些瞬態(tài)仿真數據構建查找表，用于表征SET傳播函數Ψprop。

3 實驗結果

本文針對28 nm和65 nm 2種工藝電路，使用SDON多目標優(yōu)化算法對GE-TMR和GS 2種加固方法進行優(yōu)化、分析與對比，優(yōu)化指標包括SER、面積(Area)和最長路徑延時(longest path delay，LPD)。

3.1 實驗設置

本文選擇ISCAS’85基準電路作為實驗電路原型。評估SER，Area，LPD 3個指標的方法與文獻[10]相同。所有實驗中使用的邏輯單元種類包括反相器(INV)，與非門(NAND)和或非門(NOR)。每種類型的邏輯單元包括5種可選的尺寸：X0,X1，X2，X4，X8。式(1)中qmin和qmax分別取10 fC和150 fC[17，19]。為便于計算，將式(1)離散化，q的離散值為10，30 ，50，70 ，90 ，110，130，150 fC；海平面的中子流注量率φ為56.5 m-2s-1[20]；式(2)中擬合參數K的取值為2.2×10-5[14]。為便于比較28 nm和65 nm工藝電路的SER值，將2種工藝的tclk均設為1.5 ns。本文實驗中與工藝相關的其他SER評估參數設置與表2相同。

3.2 實驗結果分析

在28 nm和65 nm工藝下，基準電路在未加固時，Area，LPD，SER 3個指標的值，如表3所列。由表3可知，與65 nm工藝電路相比，28 nm工藝電路的面積平均縮小了2/3，但SER只下降了約1/2。因此，在面積相同的前提下，28 nm工藝電路的軟錯誤問題更加嚴重。

表3 28 nm和65 nm工藝下，基準電路的面積、最長路徑延時和軟錯誤率Tab.3 The area, LPD， and SER of the benchmark circuits in 28 nm and 65 nm processes

圖4為GE-TMR對28 nm和65 nm工藝電路的加固優(yōu)化結果比較。加固前后SER，LPD，Area的代價可表示為

(8)

其中：Δ為SER，LPD或Area的代價，即與原始電路相比，加固后電路在某個指標上的相對變化；Ov為原始電路某指標的值；Cv為加固后電路某指標的值。

本文GE-TMR加固方法中及模擬計算評估voter各項指標時使用的voter的結構，與按照標準單元搭建的圖1(d)結構相同。由圖4(a)可見，ΔArea相同時，28 nm的ΔSER更高，表明GE-TMR加固方法在28 nm工藝電路中的SER優(yōu)化效果比65 nm工藝電路差。造成該現象的原因為28 nm和65 nm工藝下，構成voter的標準單元的尺寸差異。28 nm工藝標準單元對輻射粒子的敏感性更高，voter貢獻的SER也更大。為避免voter產生過大的SER，在構建voter時，28 nm工藝中voter選擇的標準單元為X4二輸入和三輸入與非門。而65 nm工藝中voter選擇的標準單元為X1二輸入與非門和X2三輸入與非門。因此，28 nm工藝下voter帶來的面積代價大于65 nm工藝，使ΔArea相同時，28 nm工藝電路的SER優(yōu)化效果更差。

將voter的面積從加固優(yōu)化方案的面積中剔除，重新繪制新的ΔSER隨ΔArea的變化關系，如圖4(a)中的虛線所示。由圖4(a)可見，剔除voter的面積后，ΔArea相同時，28 nm和65 nm工藝電路采用GE-TMR加固方法的SER優(yōu)化能力是近似的。證明voter的面積和SER確實是影響GE-TMR加固方法效果的關鍵因素。因此，通過定制尺寸小且可靠性高(對輻射粒子不敏感)的voter可有效提高GE-TMR加固方法的加固效果。

由圖4(b)可見，在28 nm和65 nm工藝下，采用GE-TMR加固方法的ΔLPD均隨ΔArea先增加后減小。這是由于隨著ΔArea的增大，voter數先增加后減小。且28 nm工藝電路voter尺寸更大，延時更低，采用GE-TMR加固方法時，28 nm工藝電路比65 nm工藝電路的時序代價更低。

圖5為GE-TMR和GS加固方法對28 nm和65 nm工藝電路的優(yōu)化結果。由圖5(a)可見，采用GS加固方法，在ΔArea為0.5時，ΔSER小于0.7，已能提供較高的可靠性增益，而隨著ΔArea繼續(xù)增大，ΔSER的下降量逐漸有限。當ΔArea≥1.0時，GS加固方法對28 nm工藝電路加固的可靠性增益比對65 nm工藝電路更大。對比GE-TMR和GS加固方法，總體而言，GS加固方法在較低ΔArea條件下的可靠性增益更高。在不考慮voter面積的前提下，當ΔArea>1.0時，GE-TMR加固方法對65 nm工藝電路加固的可靠性增益超過GS加固方法；當ΔArea>1.5時，GE-TMR加固方法對28 nm工藝電路加固的可靠性增益超過GS加固方法。由圖5(b)可見， 同種工藝電路，采用GS加固方法加固后的電路在時序上要比GE-TMR加固方法加固后的電路表現優(yōu)秀，原因是GS加固方法通常會增大邏輯門尺寸，有利于降低路徑延時。

4 結論

本文在文獻[10]的基礎上，探討了工藝差異對組合電路軟錯誤率評估和對GE-TMR和GS 2種加固方法特征表現的影響。GE-TMR和GS加固方法對28 nm和65 nm工藝電路的加固優(yōu)化對比實驗結果表明：voter的面積和可靠性是制約GE-MTR加固效率的關鍵因素，對28 nm工藝電路的影響更顯著，通過定制可靠性高且面積小的voter能有效提高GE-TMR加固方法的加固效率；當ΔArea≥1.0時，采用GS加固方法對28 nm工藝電路加固的可靠性增益比對65 nm工藝電路更高；考慮voter面積，當ΔArea<2.5時，GS加固方法的可靠性增益比GE-TMR加固方法高，對28 nm工藝電路更明顯；無論何種工藝，GS加固方法加固后的電路整體都比GE-TMR加固方法延時更低。