李軍求，劉天照，劉鵬

（工業(yè)和信息化部電子第五研究所，廣東 廣州 511307）

0 引言

RapidIO交換芯片是一種點(diǎn)對(duì)點(diǎn)的包交換技術(shù)[1]，可以高速地傳輸一個(gè)系統(tǒng)內(nèi)各種設(shè)備間的數(shù)據(jù)，本文通過(guò)對(duì)RapidIO交換芯片的功能特性進(jìn)行分析，給出了在基于ATE測(cè)試平臺(tái)下針對(duì)高速RapidIO交換芯片的測(cè)試項(xiàng)目及測(cè)試方法，并進(jìn)行了實(shí)際的測(cè)試驗(yàn)證。

1 總體測(cè)試內(nèi)容

交換芯片在功能和參數(shù)上有著一般數(shù)字集成電路的特性，如：需開(kāi)展常規(guī)的配置模塊功能測(cè)試、掃描鏈測(cè)試和存儲(chǔ)器mbist測(cè)試，以及以普通I/O端口輸入/輸出高低電平、傳輸延遲等。但交換芯片作為一個(gè)在特定協(xié)議下的交換樞紐器件，又有其特有的功能模塊測(cè)試。對(duì)于高速RapidIO交換芯片，其高速串行接口眾多，特性測(cè)試即是重點(diǎn)也是難點(diǎn)。在基于ATE的平臺(tái)上，對(duì)RapidIO交換芯片的主要測(cè)試項(xiàng)目如圖1所示。

圖1 基于ATE的高速RapidIO交換芯片測(cè)試

2 功能測(cè)試

高速RapidIO交換芯片一般都為大規(guī)模數(shù)字集成電路，芯片在設(shè)計(jì)時(shí)一般都考慮到了后續(xù)測(cè)試的覆蓋率問(wèn)題而引入了可測(cè)性設(shè)計(jì)（DEF）[2]，因此，針對(duì)芯片的掃描鏈（Scan）、芯片片上存儲(chǔ)器的內(nèi)建自測(cè)試（mbist）是檢測(cè)芯片邏輯故障的有效手段[3]，交換芯片一般都具有I2C及JTAG配置接口，其相應(yīng)的讀寫(xiě)功能測(cè)試也是功能測(cè)試中必不可少的項(xiàng)目，除此之外，針對(duì)交換芯片特有的交換模式功能，還應(yīng)該進(jìn)行端口綁定模式、中斷和包交換功能測(cè)試。

對(duì)于上述功能測(cè)試，在ATE上一般是通過(guò)運(yùn)行相應(yīng)功能對(duì)應(yīng)的測(cè)試仿真向量進(jìn)行的，即ATE將仿真向量中要求的所有激勵(lì)信號(hào)按規(guī)定時(shí)序要求灌入芯片，同時(shí)對(duì)芯片的輸出信號(hào)進(jìn)行實(shí)時(shí)比較，當(dāng)符合期望值時(shí)，功能測(cè)試通過(guò)。

RapidIO交換芯片高速串行接口眾多，一般情況下多達(dá)30余條鏈路，因此，如何快速、全面地對(duì)這些接口進(jìn)行測(cè)試是一個(gè)必須解決的問(wèn)題。高速串行接口的一條鏈路（lane）包含一對(duì)Tx差分輸出信號(hào)和一對(duì)Rx差分輸入信號(hào)，利用Tx的數(shù)據(jù)發(fā)送和Rx的數(shù)據(jù)接收能力，可以通過(guò)測(cè)試板上自環(huán)走線（LoopBack）進(jìn)行收發(fā)測(cè)試，從而達(dá)到用較低的成本實(shí)現(xiàn)高覆蓋率的測(cè)試目的，如圖2所示。

圖2 高速串行接口自環(huán)測(cè)試示意圖

在實(shí)際的測(cè)試中，Tx和Rx之間一般不是直接相連，而是通過(guò)電容進(jìn)行AC耦合，濾除直流分量以避免直流共模電平不一致導(dǎo)致工作不穩(wěn)定現(xiàn)象。在自環(huán)測(cè)試中，Tx持續(xù)地發(fā)送PRBS7或者更長(zhǎng)的PRBS31碼流給Rx端，Rx端接收數(shù)據(jù)后進(jìn)行判斷，并通過(guò)一個(gè)GPIO引腳輸出高/低電平來(lái)表征自環(huán)測(cè)試通過(guò)與否。自環(huán)測(cè)試在占用ATE較少的高速測(cè)試資源情況下，對(duì)所有的高速串行接口進(jìn)行物理特性測(cè)試驗(yàn)證，是一種經(jīng)濟(jì)、高效的測(cè)試手段[4]。

3 通用I/O參數(shù)測(cè)試

對(duì)于交換芯片的通用數(shù)字I/O引腳，其相應(yīng)的直流參數(shù)如輸入高低電平、輸出高低電平、輸入漏電流和輸出漏電流；交流參數(shù)如數(shù)據(jù)建立/保持時(shí)間、輸出傳輸延時(shí)等都可參考GB/T 17574—1998 《半導(dǎo)體器件集成電路第2部分：數(shù)字集成電路》部分進(jìn)行測(cè)試。

4 工作電流測(cè)試

高速RapidIO交換芯片的工作電流在當(dāng)其所有的高速串行接口都進(jìn)行滿速工作時(shí)達(dá)到最大值，在ATE測(cè)試中，可以利用芯片自環(huán)功能測(cè)試以獲得最大的工作電流，具體的做法為：配置交換芯片的高速串行輸出接口為全速自環(huán)模式，包括外部自環(huán)及內(nèi)部自環(huán)，ATE在執(zhí)行芯片自環(huán)測(cè)試的同時(shí)，監(jiān)控電源通道的輸出電流。

5 高速串行接口測(cè)試

5.1 差分輸出共模電壓及差分電阻測(cè)試

對(duì)于高速RapidIO交換芯片的差分輸出共模電壓及電阻的測(cè)試，可以通過(guò)ATE機(jī)臺(tái)通道的PPMU測(cè)量單元（如圖3所示）來(lái)完成。在共模電平測(cè)試中，先對(duì)芯片進(jìn)行上電，然后控制ATE的數(shù)字通道PPMU對(duì)芯片的差分輸出端直接進(jìn)行電平測(cè)量即可得到共模電壓；在測(cè)試差分電阻時(shí)，需利用ATE通道PPMU的并行測(cè)試能力，同時(shí)對(duì)差分引腳進(jìn)行拉灌電流操作，并讀出兩端的電壓值，最終計(jì)算得出差分電阻。

圖3 ATE數(shù)字通道硬件資源示意圖

5.2 差分輸出上升/下降時(shí)間測(cè)試

高速RapidIO交換芯片的差分輸出上升/下降時(shí)間的測(cè)試，ATE機(jī)臺(tái)主要利用高速通道對(duì)信號(hào)的上升下降沿進(jìn)行步進(jìn)掃描得出。需要注意的是，高速RapidIO交換芯片的差分串行輸出信號(hào)的速率已達(dá)GHz級(jí)別，上升/下降時(shí)間都是百ps級(jí)，由于ATE測(cè)試板的整板尺寸較大，信號(hào)從芯片的串行差分引腳輸出到ATE機(jī)臺(tái)數(shù)字通道的接收比較單元的傳輸距離可達(dá)25.4 cm（10 inch）左右，整條通路的阻抗匹配及串?dāng)_等問(wèn)題將會(huì)對(duì)測(cè)試結(jié)果有很大的影響，因此需要在測(cè)試板設(shè)計(jì)制作過(guò)程中對(duì)高速信號(hào)的完整性做出足夠的考慮[5-6]。

5.3 差分輸出擺幅、抖動(dòng)及眼圖測(cè)試

對(duì)于高速RapidIO交換芯片的差分輸出擺幅、抖動(dòng)及眼圖測(cè)試，都可以歸結(jié)為眼圖測(cè)試。眼圖是把信號(hào)各個(gè)周期的波形疊加到一個(gè)周期中，形成了類(lèi)似眼睛的形狀。一個(gè)由示波器抓取的實(shí)際眼圖如圖4所示。

圖4 示波器抓取的信號(hào)眼圖

在ATE測(cè)試中，主要是通過(guò)Shmoo進(jìn)行二維掃描測(cè)試得出信號(hào)的眼圖，如圖5所示。眼圖測(cè)試中，首先，需建立并調(diào)試好（功能測(cè)試通過(guò)）用于眼圖測(cè)試的功能向量；然后，對(duì)待測(cè)輸出引腳的的每個(gè)數(shù)據(jù)位（以最大速率對(duì)應(yīng)的1UI時(shí)間為范圍）進(jìn)行時(shí)間軸和電壓軸的二維掃描。

圖5中的橫軸代表時(shí)間，縱軸代表比較電壓門(mén)限值，圖中眼高即為差分輸出擺幅，信號(hào)總抖動(dòng)等于信號(hào)單位位寬（1UI）減去眼寬值。

圖5 ATE抓取的眼圖

6 高速RapidIO交換芯片的測(cè)試驗(yàn)證

被測(cè)芯片為支持RapidIO2.0協(xié)議的高速RapidIO交換芯片，其串行接口速率可達(dá)5 Gbps，本次測(cè)試的平臺(tái)為V93000測(cè)試系統(tǒng)，整個(gè)測(cè)試涵蓋了功能測(cè)試、動(dòng)態(tài)功耗測(cè)試、通用I/O端口的交直流參數(shù)測(cè)試 和高速串行接口參數(shù)測(cè)試，各個(gè)部分的測(cè)試結(jié)果如下所述。

a）功能測(cè)試結(jié)果

功能測(cè)試結(jié)果如圖6-7所示。

圖6 部分模塊的功能測(cè)試結(jié)果

圖7 自環(huán)測(cè)試結(jié)果

b）部分通用I/O參數(shù)測(cè)試結(jié)果

部分通用I/0參數(shù)測(cè)試結(jié)果如圖8-9所示。

圖8 輸出高低電平的測(cè)試結(jié)果

圖9 輸入漏電流的測(cè)試結(jié)果

c）功耗測(cè)試結(jié)果

功耗測(cè)試結(jié)果如圖10所示。

圖10 各個(gè)速率的自環(huán)功耗測(cè)試結(jié)果

d）串行接口差分輸出阻抗測(cè)試數(shù)據(jù)及實(shí)現(xiàn)代碼

差分輸出阻抗部分的測(cè)試結(jié)果如圖11所示。

圖11 差分輸出阻抗測(cè)試結(jié)果

差分輸出阻抗部分的測(cè)試代碼如圖12所示。

圖12 差分輸出阻抗的測(cè)試代碼

e）高速串行接口差分輸出上升/下降時(shí)間的測(cè)試數(shù)據(jù)

輸出信號(hào)上升/下降時(shí)間的掃描結(jié)果如圖13-14所示。

圖13 輸出信號(hào)上升時(shí)間掃描結(jié)果

圖14 輸出信號(hào)下降時(shí)間掃描結(jié)果

由上升/下降測(cè)試數(shù)據(jù)可知，當(dāng)取信號(hào)擺幅的20%～80%來(lái)測(cè)試上升/下降時(shí)間時(shí)，信號(hào)上升時(shí)間為34.9 ps，下降時(shí)間為43.6 ps。

f）高速串行接口輸出眼圖測(cè)試

本次眼圖測(cè)試是在高速串行接口輸出5 Gbps碼流速率下進(jìn)行的，測(cè)試結(jié)果如圖15所示。

圖15 輸出信號(hào)眼圖測(cè)試結(jié)果

由圖15的眼圖測(cè)試數(shù)據(jù)可知，該差分信號(hào)的輸出總抖動(dòng)為1-0.85 UI=0.15 UI，輸出擺幅達(dá)600 mV。

7 結(jié)束語(yǔ)

本文給出了RapidIO交換芯片在基于ATE的測(cè)試平臺(tái)上的測(cè)試項(xiàng)目及高速接口相關(guān)參數(shù)的測(cè)試方法，并對(duì)一款高速RapidIO芯片進(jìn)行了測(cè)試驗(yàn)證，在工程實(shí)踐上有一定的參考意義。