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        基于FPGA 的高精度自適應(yīng)閘門頻率測量的研究與設(shè)計(jì)

        2022-05-06 01:26:34俊,唐
        關(guān)鍵詞:測量法閘門計(jì)數(shù)

        馬 俊,唐 林

        (四川職業(yè)技術(shù)學(xué)院 電子工程學(xué)院,四川 遂寧 629000)

        1 引言

        頻率是電子技術(shù)領(lǐng)域一個基本的參數(shù),對頻率的準(zhǔn)確測量是電子技術(shù)中的一項(xiàng)基本需求[1-2]。在某些傳感器中,比如位移或者轉(zhuǎn)速傳感器,檢測結(jié)果多是通過頻率信號的形式輸出的,頻率信號相對于數(shù)值信號有更好的抗干擾性,準(zhǔn)確測量頻率十分重要。FPGA 基于硬件邏輯電路實(shí)現(xiàn)相應(yīng)功能,相對于MCU 或者CPU,在速度和可靠性方面[3,5]有顯著的優(yōu)勢。本文基于FPGA 設(shè)計(jì)了頻率測量器,改進(jìn)了閘門生成方式,使其成為自適應(yīng)閘門,在測量中兼顧到中高頻和低頻,提高了適應(yīng)性和便利性。

        2 頻率測量的基本方法與方式

        頻率(f)和周期(T)是相關(guān)聯(lián)的兩個物理量,T=1/f,所以只要知道其中一個量,另外一個量自然可知。第一種方法,頻率測量法,先給定一個時間段△t,在這個時間段△t 內(nèi),對被測信號進(jìn)行計(jì)數(shù),假設(shè)計(jì)數(shù)結(jié)果為N,那么頻率則為f=N/△t。第二種方法是周期測量法,測量信號的單個周期的時間長度T,由f=1/T,得到相應(yīng)的頻率。這兩種方法對應(yīng)的場景不一樣,第一種方法適應(yīng)于頻率較高的場合,而第二種方法適合頻率較低的場合。由于對被測信號的計(jì)數(shù)存在+/-1 的誤差,這個誤差可能會很大,就有了等精度測量法[6],等精度測量法是基于被測信號產(chǎn)生的一個計(jì)數(shù)時間段,稱之為計(jì)數(shù)閘門,這個閘門與被測信號同步,避免被測信號計(jì)數(shù)+/-1 的誤差。在等精度測量法中,由軟件產(chǎn)生一個軟件閘門,比如長度為1s 的閘門,該閘門可以設(shè)置為更長或者更短,更長的閘門可以使測量精度提升,但是測量響應(yīng)時間也會變長,更短的時間可以縮短響應(yīng)時間,但是精度會受到一定程度的影響[7]。除此之外,這個閘門一旦固定,還會對被測信號最小頻率進(jìn)行限制,因?yàn)樵谝粋€閘門時間內(nèi),可能根本就沒有檢測到一個完整的被測信號。

        3 頻率測量設(shè)計(jì)的思考

        本文提出了一種基于等精度測量法的高精度自適應(yīng)閘門設(shè)計(jì)方案。該方案會自動根據(jù)被測信號的頻率或者周期在適當(dāng)?shù)臅r候延長閘門時間,用于針對低頻信號的測量。在軟件閘門已經(jīng)設(shè)定的基礎(chǔ)上,針對低頻信號,實(shí)際閘門會根據(jù)被測信號的周期自動延長,假設(shè)被測信號的周期為3s,那么實(shí)際閘門會在軟件閘門1s 的基礎(chǔ)之上自動延長至2s,保證閘門內(nèi)至少有一個完整的周期。對應(yīng)的計(jì)算時間也會相應(yīng)地后延。即自適應(yīng)的等精度,不再需要人為地進(jìn)行閘門時間調(diào)節(jié)。為了實(shí)現(xiàn)自適應(yīng)閘門,閘門計(jì)數(shù)器會在軟件閘門拉低之后實(shí)際閘門拉低之前停止計(jì)數(shù);實(shí)際閘門拉低之后繼續(xù)計(jì)數(shù),這樣就巧妙地避免了隨著頻率的降低,軟件閘門寬度無法估計(jì)或者過寬的問題。

        4 方案實(shí)施

        采用EP4CE6F17C8,該FPGA 芯片是INTEL 旗下的CYCLONE IV E 系列,包含6272 個邏輯單元(logic elements),30 個內(nèi)置9-bit 乘法器單元,2 個PLL 單元;對于我們這個頻率測量設(shè)計(jì)來說足夠,浪費(fèi)不多,資源整體利用率在70%左右。

        如圖1 所示,為設(shè)計(jì)整體框圖,其中最主要的是頻率測量與計(jì)算模塊Freq_meter_calc,另外還包含兩個輔助模塊,一個十六進(jìn)制數(shù)轉(zhuǎn)BCD 的模塊hex2bcd 以方便數(shù)碼管顯示,一個數(shù)碼管掃描顯示模塊scan_8seg_led。

        圖1 頻率測量與顯示整體設(shè)計(jì)框圖

        頻率測量與計(jì)算模塊內(nèi)部結(jié)果如圖2 所示,其中有一個PLL 子模塊PLL_clk_100MHz,用于產(chǎn)生基準(zhǔn)時鐘信號;一個自適應(yīng)閘門產(chǎn)生模塊Gate_gen, 用于產(chǎn)生實(shí)際閘門,實(shí)際閘門在頻率較低的情況下,比如0.1Hz,會自動延長實(shí)際閘門時間;兩個計(jì)數(shù)器模塊,Cnt_signal 用于對被測信號進(jìn)行計(jì)數(shù),Cnt_std_clk 用于對基準(zhǔn)時鐘進(jìn)行計(jì)數(shù);一個頻率計(jì)算模塊Freq_cal,該模塊根據(jù)兩個計(jì)數(shù)器的計(jì)數(shù)值得到被測信號的頻率值;為了保留5 位小數(shù),計(jì)算結(jié)果是乘以105之后的結(jié)果,所以小數(shù)點(diǎn)dp[7:0]被置為8’b1101_1111,其中0 表示小數(shù)點(diǎn)的位置,即小數(shù)點(diǎn)之后有5 位小數(shù);在不同的頻率范圍,計(jì)算結(jié)果會自動選擇單位:MHz、KHz 或者Hz,數(shù)值上會相對應(yīng)地乘以10-6,10-3或者1。

        圖2 頻率測量模塊設(shè)計(jì)框圖

        如圖3 所示,為頻率測量模塊設(shè)計(jì)波形圖,該波形圖中,軟件閘門為gate_s,其依據(jù)計(jì)數(shù)器cnt_sys_clk_1s2 來確定1S 的閘門時間,實(shí)際閘門gate 則由gate_s 和被測信號共同決定。當(dāng)gate_s 被拉低,而沒有檢測到被測信號的上升沿的時候,實(shí)際閘門gate 不會被拉低,直到檢測到被測信號的上升沿;在這一段時間里,計(jì)數(shù)器cnt_sys_clk_1s2 將停止計(jì)數(shù),這是自適應(yīng)的關(guān)鍵所在,特別是對頻率特別低的情況。當(dāng)gate 也被拉低之后則開始計(jì)算,根據(jù)兩個計(jì)數(shù)的總時間一致的原則[7]可以得到:

        圖3 頻率測量模塊波形設(shè)計(jì)圖

        M 為基準(zhǔn)時鐘計(jì)數(shù)值;N 為被測信號計(jì)數(shù)值;fstd_clk基準(zhǔn)時鐘頻率,為已知量;ftest_signal為被測信號頻率。由于FPGA 計(jì)算的特殊性,采用先算乘法后算除法的原則。

        5 測量結(jié)果分析

        在0.001Hz~400MHz 范圍內(nèi),抽樣了16 個不同頻率,進(jìn)行對比測量,測量結(jié)果如表1 所示。通過對比示波器與本設(shè)計(jì)的測量結(jié)果,在0.001Hz~400MHz 范圍內(nèi),兩者之間的相對誤差為0.0015%以內(nèi),是一個可以接受的值。

        表1 測量數(shù)據(jù)

        如圖4 所示,為開發(fā)板實(shí)物圖,使用到的只有FPGA 本身,顯示模塊,一個復(fù)位按鈕,顯示模塊的驅(qū)動是集成在FPGA 內(nèi)部的,所以可以做成小型化輕量化口袋化的測量設(shè)備。如圖5 所示,則展示了100MHz 和100KHz 兩個頻率信號的示波器和本設(shè)計(jì)測量結(jié)果實(shí)拍照片。

        圖4 開發(fā)板整體圖

        圖5 示波器測量結(jié)果與本設(shè)計(jì)測量結(jié)果實(shí)物對比

        6 結(jié)語

        利用FPGA 在速度和可靠性方面固有的優(yōu)勢,采用等精度測量方法,通過優(yōu)化閘門時間設(shè)置方式,自適應(yīng)的閘門時間將根據(jù)頻率的變化自動變化,既保證了中高頻段的快速測量,又保證了低頻信號的有效測量。整體實(shí)現(xiàn)了400MHz 到0.001Hz 的自動測量與顯示,相對于示波器(GWINSTEK GDS-3152)測量結(jié)果,相對誤差在0.0015%內(nèi),滿足基本需求,可以實(shí)際應(yīng)用于小型化口袋儀表。

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