邵 杰，唐 路,2

（1.東南大學微電子學院，南京210096；2.東南大學信息科學與工程學院，南京210096）

1 引言

模數(shù)轉換器（Analog-to-Digital Converter,ADC）是現(xiàn)代電子系統(tǒng)的關鍵模塊。近年來，隨著電子技術的發(fā)展，信號測量、電子通信等領域?qū)τ贏DC的精度、速度、功耗等性能有著越來越高的要求。自20世紀70年代起，各種有優(yōu)勢的ADC架構被相繼提出，如Sigma-Delta-ADC、 逐 次 逼 近 型（Successive Approximation Type，SAR）ADC、流水線型（Pipeline）ADC等，Sigma-Delta-ADC架構目前應用很廣，尤其是在高分辨率ADC設計上，這種調(diào)制型的ADC架構使用過采樣算法實現(xiàn)有限脈沖響應或者無限脈沖響應數(shù)字濾波器，雖然能實現(xiàn)極高的分辨率但是信號輸出會產(chǎn)生延時。SAR-ADC一般應用在中等采樣速率中，在高分辨率應用下，成本較大且模擬信號在進行轉換之前需要配套的調(diào)理電路，這又會進一步增加成本。因此相對于Sigma-Delta-ADC和SAR-ADC，Pipeline-ADC在高速高精度應用場合更受青睞[1-2]。

Pipeline-ADC的基本原理是將總精度N分配到若干個流水線子轉換級中，每個流水線子轉換級負責部分精度的轉換，同時將余差信號放大相應的倍數(shù)輸出給下一級進行轉換，各級轉換出的數(shù)字信號經(jīng)過延遲對準后送到數(shù)字校正電路進行處理，處理完成后輸出最終的數(shù)字碼。乘法數(shù)模單元（Multiplying Digital-to-Analog Converter,MDAC）在Pipeline-ADC中起著余差放大的作用，顯然，在多級Pipeline-ADC中，第一級MDAC對性能的要求是最高的[3]。

本文提出一種可以應用在高精度Pipeline-ADC中的首級高性能MDAC電路設計方法。該ADC采用無采保結構，首級流水線子轉換級精度為4 bit，要求第一級MDAC有14 bit的有效精度。

2 MDAC的工作原理和誤差分析

本文設計的MDAC電路以及時序如圖1所示，這是典型的開關電容電路，CS和CF在采樣階段都起到采樣電容的作用，反饋階段利用CF將電路接成負反饋形式，CS底極板接共模電壓，頂極板接固定參考電壓，利用電荷守恒原理就可以實現(xiàn)余差放大的功能[3]。

圖1 MDAC電路結構以及時序示意圖

后級子轉換級的最大轉換精度是總精度減去前級已轉換精度，所以開關電容電路性能的優(yōu)劣會直接影響到整個ADC系統(tǒng)。開關電容電路交替工作在采樣和放大兩個相位，不同階段的噪聲和誤差來源有所差異。在采樣相，熱噪聲是影響采樣精度的主要因素，而在放大相，跨導放大器（Operational Transconductance Amplifier,OTA）的建立精度、增益以及本身的噪聲都會對MDAC的動態(tài)范圍（Dynamic Range,DR）產(chǎn)生影響。文獻[4]分別對開關電容電路的采樣相和放大相建模，分析了開關電容電路中開關以及OTA的輸出噪聲。采樣相積累的噪聲在放大相等效到輸出端可以表示為：

其中k是玻爾茲曼常數(shù)，T為溫度，qX是OTA輸入端積累的噪聲電荷，Cpar是OTA輸入端寄生電容。式（2）、（3）分別表示在放大相開關和OTA產(chǎn)生的噪聲：

其中Rsn是開關的導通電阻，Req是OTA輸出端等效電阻，Ceq是OTA輸出端等效電容，γ是過量噪聲因數(shù)，一般取值在1~2之間，Gm是OTA的跨導，β是電路的反饋系數(shù)。將開關產(chǎn)生的噪聲和OTA產(chǎn)生的噪聲相比可以得到：

因此，在設計開關電容電路時，開關的導通電阻要盡可能小于OTA的1/Gm，這樣開關在放大相的影響是可以忽略的。

基于CMOS工藝設計的開關存在電荷注入、時鐘饋通以及導通電阻非線性等非理想因素，通過底極板采樣技術以及選用全差分架構可以有效降低電荷注入、時鐘饋通帶來的影響。針對導通電阻的非線性，無采保結構（SHA-Less）Pipeline-ADC的第一級MDAC會選擇柵壓自舉開關（Bootstrap）來降低開關導通電阻非線性帶來的影響[5]。

3 關鍵電路設計

3.1 跨導放大器關鍵參數(shù)的選取

為了保證轉換精度，第一級MDAC的靜態(tài)建立誤差需要小于剩余轉換精度的1/2最低有效位(Least SignificantBit,LSB)，因此OTA的開環(huán)增益應滿足：

考慮工藝偏差，實際設計中在理論值基礎上預留10~20dB裕度，OTA開環(huán)增益指標定為130dB。此外，動態(tài)建立誤差也需要小于剩余轉換精度的1/2LSB。MDAC的動態(tài)建立過程包括大信號和小信號建立兩部分。圖2（a）是反饋網(wǎng)絡中信號建立的示意圖，其中VOV是OTA輸入管的過驅(qū)動電壓。當輸入一個階躍信號時，剛開始階段反饋網(wǎng)絡還沒有完成建立，此時OTA處于大信號建立階段，在Vx進入線性范圍之后，環(huán)路建立完成，系統(tǒng)進入小信號建立階段，也稱之為線性建立。

一般情況下，設計者會通過增大靜態(tài)電流來提高壓擺率，進而減小大信號建立時間，但是這在很大程度上增加了電路的功耗。事實上在很多開關電容電路中，只需要在采樣階段最后時刻系統(tǒng)的建立精度能達到要求即可。從圖2（b）可知，雖然大信號建立和線性建立的形式不同，但趨勢上是一致的，所以大信號建立的時間可以統(tǒng)一到線性建立過程中[6]。

圖2 信號建立

將線性建立的表達式修改成式（6），其中t1是大信號建立等效成小信號建立的時間，t2是實際大信號建立時間。

由于系統(tǒng)是連續(xù)變化的，線性建立最初時刻的斜率等于壓擺率，聯(lián)立這兩個關系式可以計算得到t1，進而得到此時的電壓，最后通過壓擺率反推出實際的大信號建立時間t2。

已知系統(tǒng)采樣率為20MHz，占空比為50%，負載電容CL為8pF，最大差分輸出擺幅為4.8V。MDAC要在25ns內(nèi)完成信號的建立，通過式（6）（7）可以計算出系統(tǒng)所需的最大時間常數(shù)τ以及最小靜態(tài)電流。折中考慮后系統(tǒng)3dB帶寬取100MHz，靜態(tài)電流取30mA，反饋系數(shù)β取1/10，則OTA開環(huán)單位增益帶寬需要1GHz。

通過前文對MDAC系統(tǒng)誤差的分析，當開關導通電阻遠小于OTA跨導Gm時，放大相系統(tǒng)的噪聲主要由OTA產(chǎn)生。已知后級轉換精度是14bit，所以第一級MDAC輸出動態(tài)范圍至少需要86dB。由式（8）可以計算出第一級可以容許的最大輸出噪聲為7.23×10-9V2。

3.2 增益提升型跨導放大器的設計

傳統(tǒng)兩級結構的OTA很難實現(xiàn)超過130 dB的直流增益，本設計采用了改進的兩級放大器，其中第一級使用了增益提升（Gain Boost）技術，Gain Boost技術的兩級放大器如圖3所示，其中共模反饋以及偏置電路沒有給出。

圖3 使用Gain Boost技術的兩級放大器

采用密勒補償實現(xiàn)主次極點分離，從而使系統(tǒng)穩(wěn)定。但密勒補償帶來的右半平面零點會嚴重影響系統(tǒng)的相位裕度，通過加入調(diào)零電阻調(diào)整零點的位置，可以改善相位裕度。

補償電容的大小除了影響系統(tǒng)穩(wěn)定性，還和系統(tǒng)的動態(tài)范圍有關[7]。使用密勒補償?shù)膬杉夁\放構成的開關電容電路輸出噪聲可以近似表示為：

綜合考慮系統(tǒng)的帶寬、穩(wěn)定性和噪聲特性，補償電容CC取30 pF。使用調(diào)零電阻RZ后，系統(tǒng)右半平面零點可以用式（10）表示，其中gm23是主運放輸入管的跨導。通過式（11）可以計算出將右半平面零點移到左側UGB外2倍處需要的RZ大小。

使用增益提升技術可以有效提升放大器的直流增益，但是在設計時需要特別關注內(nèi)部環(huán)路的穩(wěn)定性問題。由于輔助運放的輸出端會產(chǎn)生一個零極對，這會對整個環(huán)路的信號建立產(chǎn)生惡劣影響。對于零極對的處理方式是將輔助運放的單位增益帶寬設置在環(huán)路3 dB帶寬和系統(tǒng)非主極點之間，內(nèi)部環(huán)路相對于主環(huán)路可以更快地建立，這樣主環(huán)路帶寬內(nèi)就不會受到零極對的影響。如圖3虛線框內(nèi)所示，為了方便優(yōu)化輔助運放的帶寬，可以在主運放的輸出端加上旁路電容對內(nèi)部帶寬進行調(diào)整，這兩個額外的電容也可以起到降低噪聲的濾波作用[8-9]。

在評估Gain Boost結構的噪聲特性時，可以在傳統(tǒng)兩級放大器輸出噪聲的基礎上預留10%的冗余。使用了Gain Boost技術的兩級放大器的噪聲主要由輸入對管以及負載電流源管產(chǎn)生，已知共源極電路每單位帶寬的輸入?yún)⒖荚肼暈椋?/p>

其中RD是漏端電阻，K是一個與工藝有關的常量，數(shù)量級為10-25V2·F，WL是晶體管的寬長，f表示頻率。在低噪聲OTA設計中，輸入管跨導要盡可能大，電流源管跨導要盡可能小。為了抑制輔助運放帶來的噪聲可以適當增大輔助運放的帶寬，再利用旁路電容進行濾波以及調(diào)整輔助環(huán)路帶寬。

4 仿真結果

本設計采用0.18μm 5 V/1.8 V CMOS工藝，使用Spectre和Calibre進行后仿驗證。第一級最大差分輸出擺幅是4.8 V，將輸入信號擺幅控制在Sub-ADC一個判別區(qū)間之內(nèi)，從而可以單獨對MDAC做快速傅里葉變換（Fast Fourier Transform,FFT）。

本文設計的MDAC電路的頻率響應如圖4所示，其低頻環(huán)路增益為133 dB，單位增益帶寬為97.15 MHz，相位裕度為83.25°。

圖4 頻率響應

表1列出了第一級MDAC在放大相位的主要噪聲來源。與前文理論分析一致，差分輸入對管產(chǎn)生了最主要的噪聲，其次是第一級的電流源管以及第二級的差分輸入管和電流源管。第一級在放大相位一共產(chǎn)生6×10-9V2噪聲，達到設計指標。

表1 主要噪聲分布情況

在溫度為27℃、TT工藝角下，輸入5MHz正弦波信號，MDAC瞬態(tài)仿真結果如圖5（a）所示，512點FFT結果如圖5（b）所示。SNR為84.4dB，ENOB為13.83bit，SFDR為97.6dBc，THD為－94.7dB，基本達到設計指標。MDAC的版圖如圖6所示，為了保證電路盡可能對稱，版圖采用完全對稱布局，開關電容陣列分布在運放兩側，其中采樣電容和反饋電容使用交叉匹配放置，差分輸入對管以及采樣電容等關鍵器件使用了Dummy管以及Dummy電容來減小工藝帶來的失配。

圖5 時域頻域仿真結果

表2總結了本設計在部分工藝角和溫度組合條件下的性能參數(shù)，不同工藝角和溫度下本設計的性能相對穩(wěn)定，有足夠的穩(wěn)健性。表3將本研究設計的高精度Pipeline-ADC和國內(nèi)一些同類型的高精度Pipeline-ADC進行了比較，從表中可以看出，本設計在動態(tài)性能和轉換精度上都有一定的優(yōu)勢。

圖6MDAC版圖

表2 不同工藝腳、溫度下的性能參數(shù)

表3 本文與此前研究成果性能對比

5 結論

本文設計了一款應用于18 bit 20 MS/s無采保高精度Pipeline-ADC的MDAC模塊，分析了電路的誤差來源，從減小靜態(tài)、動態(tài)誤差以及晶體管噪聲的角度對MDAC的設計提出了建議。

通過和同類型設計進行比較，本設計在轉換精度、線性度等性能上有一定優(yōu)勢，但同時也存在一些待優(yōu)化的地方，主要有以下兩個方面：首先是功耗較大，雖然本設計在靜態(tài)電流大小以及補償電容、采樣電容等關鍵參數(shù)的選取上已經(jīng)做了折中，但是在更注重低功耗設計的今天，本設計的功耗仍相對較大；其次，實際ADC系統(tǒng)中的噪聲來源更為復雜和多樣，比如時鐘抖動、基準誤差以及PCB板的電磁干擾，所以MDAC電路設計需要更多噪聲冗余空間。針對這兩個問題，利用數(shù)字校準技術以及更為合理的版圖布局來解決是十分重要的研究方向。