羅義軍，覃語豪

(武漢大學(xué)電子信息學(xué)院，武漢 430072)

數(shù)字通信環(huán)境無時無刻都需要對數(shù)據(jù)進行采集回放處理，對這些通信射頻信號的高速采集以及回放測試具備極高的應(yīng)用價值，這不但能對復(fù)雜信號進行采集，而且采集后的信號也可以通過回放功能進行復(fù)雜電磁環(huán)境的模擬，非常方便通信算法研究，減少現(xiàn)場測試的時間。并且隨著通信技術(shù)的發(fā)展，所需的信號帶寬也越來越寬。

文獻[1]體現(xiàn)了高速數(shù)據(jù)采集在軍事箭載上的應(yīng)用；文獻[2]則設(shè)計了一種通用化的采集存儲設(shè)備，體現(xiàn)了高速采集設(shè)備的重要性。這兩種方案都對高速數(shù)據(jù)進行采集存儲，但并沒有實現(xiàn)回放功能，同時文獻[2]采用flash進行緩存，相比于PCIE(peripheral component interconnect express)配合上工控機，速度和存儲量都略有不足。文獻[3]加入了數(shù)據(jù)回放功能，形成了一個完整的系統(tǒng)。但是主要重點放在了射頻前端，如果提高中頻接收的帶寬，則可以實現(xiàn)對更高頻率的射頻前端的匹配，從而提高設(shè)備的通用性。文獻[4]采用國產(chǎn)器件基于FPGA(field-programmable gate array)+ADC(analog-to-digital converter)/DAC(digital-to-analog converter)搭建了一個采集存儲回放系統(tǒng)體現(xiàn)了國內(nèi)對于該種系統(tǒng)的迫切需求，但性能相比主流器件仍有不足。

FPGA內(nèi)部的邏輯規(guī)模擴大，時鐘頻率高，并且擁有并行處理能力、內(nèi)部延時短、配置接口靈活等優(yōu)點，配合以基于JESD204B傳輸協(xié)議的高速ADC/DAC器件，能很好地滿足各種系統(tǒng)的需求。

基于上述背景，現(xiàn)基于FPGA+ADC/DAC設(shè)計并實現(xiàn)中頻寬帶采集存儲回放系統(tǒng)?？梢蕴幚?00 M帶寬的中頻信號，提高設(shè)備的通用性。利用高速ADC對經(jīng)過變頻后的中頻信號進行采集，板載存儲芯片緩存采集信號，然后通過數(shù)據(jù)傳輸總線傳到上位機進行分析，也可以通過DAC實現(xiàn)回放功能，將存儲的數(shù)據(jù)下載到系統(tǒng)上發(fā)送，為外部的測試提供場景模擬。

1 系統(tǒng)架構(gòu)設(shè)計

本次設(shè)計的中頻寬帶信號采集存儲回放系統(tǒng)硬件主要分為高速采集回放FMC(FPGA mezzanine card)子板、FPGA數(shù)字處理載板以及工控機3個部分。整個系統(tǒng)的結(jié)構(gòu)框圖如圖1所示

ADC：analog-to-digital converter；DAC：digital-to-analog converter;FPGA：field-programmable gate array；PCIe：peripheral component interconnect express；DDR：double data rate synchronous dynamic random access memory

整個系統(tǒng)由采集回放子板、FPGA載板、PCIe接口、DDR3(double data rate synchronous dynamic random access memory)緩存模塊和工控機組成。采集回放部分放在子板上，與FPGA載板部分分開，采用的是FMC夾層卡設(shè)計方式。這種設(shè)計將數(shù)據(jù)采集回放與FPGA處理分開，利用FMC進行連接，一塊載板就可以應(yīng)對多種采集需求，可以節(jié)省設(shè)計時間[5]。子板使用芯片為AD9680、AD9152和LMK04828，載板的FPGA芯片采用Xilinx公司的XC7K325TFFG900,并且外掛DDR3內(nèi)存條，PCIe接口使用金手指插槽，載板與子板實物圖如圖2所示。

圖2 載板與子板實物圖

整個系統(tǒng)的工作基本流程為：采集命令下發(fā)后，利用采集回放子板上ADC器件采集、量化和編碼組幀，通過JESD204B協(xié)議接口輸入FPGA信號處理載板，在FPGA信號處理載板內(nèi)部緩存到DDR3，再利用PCIe接口發(fā)送到工控機分析；在上位機選用128 G的內(nèi)存條來進行采集數(shù)據(jù)的緩存，在空閑時將內(nèi)存的數(shù)據(jù)存儲到硬盤中?；胤艜r，工控機發(fā)送命令，將上位機存儲的信號讀出到FPGA信號處理載板，然后再由FPGA按照JESD204B協(xié)議進行映射組幀，送入DAC器件轉(zhuǎn)換成模擬信號發(fā)出[6]。

2 系統(tǒng)整體設(shè)計實現(xiàn)

2.1 FMC子板芯片選型

本次設(shè)計需要對400 M帶寬的中頻信號進行采集存儲回放。所以對ADC/DAC的量化位數(shù)和采樣頻率有較高的需求。根據(jù)帶通采樣定理，并且采樣率越高，所采信號對頻譜混疊抑制效果更好，則采樣頻率最好達到1 GHz。量化位數(shù)越高，采集回放越精確誤差越小。同時根據(jù)帶通采樣定理，為了滿足寬帶采集的需求，采樣率要足夠高。所選的AD/DA器件選型主要從量化位數(shù)、采樣頻率和模擬輸入帶寬三個方面來仔細衡量，同時考慮到子板的尺寸問題，芯片的尺寸不能過大。AD使用AD9680，AD9680是ADI公司推出的14位、雙通道模數(shù)轉(zhuǎn)換器，其AD9680-1250款最高采樣頻率能達到1.25 GHz，支持JESD204B編碼輸出，可用于高達2 GHz的寬帶模擬信號采樣，滿足400 M帶寬的需求。DA使用AD9152，AD9152也是ADI公司推出的一款雙通道、16位高速數(shù)模轉(zhuǎn)換器，支持JESD204B子類1接口，最高采樣頻率可達2.25 GHz，同樣滿足帶寬需求，并且尺寸也不大，便于子板芯片布局。時鐘芯片使用LMK04828，LMK04828輸出時鐘頻率最高可達3 080 MHz，支持JESD204B。內(nèi)部集成了兩個PLL(phase locked loop)，其中PLL2可以產(chǎn)生14個時鐘信號，能夠被配置為JESD204B需要的器件時鐘和SYSREF信號，使AD/DA以及JESD204B鏈路可以正常工作。

2.2 系統(tǒng)參數(shù)設(shè)計

本次設(shè)計使用1 G的采樣頻率。AD9680和AD9152均為雙通道器件，但AD9680兩個通道不會同時使用，所以轉(zhuǎn)換器個數(shù)M為1，AD9152轉(zhuǎn)換器兩通道需同時使用，所以轉(zhuǎn)換器個數(shù)M為2，JESD字寬N′取16，基于式(1)，選擇合適的鏈路通道數(shù)L，本次設(shè)計選擇L為4。

(1)

式(1)中：LineRate為線速率；M為轉(zhuǎn)換器個數(shù)；N′為JSED字寬；fs為采樣率；L為鏈路通道數(shù)。

由式(1)可以計算得到AD9680通道線速率為5 Gb/s,AD9152通道線速率為10 Gb/s。樣本數(shù)參數(shù)S為整數(shù)，通常設(shè)為1，本次設(shè)計為了提高數(shù)據(jù)的傳輸效率，選擇參數(shù)S為2。

(2)

式(2)中：F為每幀字節(jié)數(shù)；S為每個轉(zhuǎn)換器每幀輸出的樣本數(shù)。

由式(2)得到AD9680每幀字節(jié)數(shù)參數(shù)F為1，AD9152每幀字節(jié)數(shù)參數(shù)F為2，即采集鏈路JESD204B參數(shù)LMFS為4 112，回放鏈路JESD204B參數(shù)LMFS為4 222。多幀幀數(shù)K的取值取最大值32，根據(jù)JESD204B的時鐘關(guān)系，在1 G采樣率下，接收鏈路的核時鐘為125 MHz,回放鏈路核時鐘為250 MHz。

2.3 FPGA邏輯設(shè)計

整個邏輯設(shè)計可以劃分為子板配置模塊、信號接收發(fā)送模塊、數(shù)據(jù)緩存模塊、時鐘管理、控制命令解析模塊。邏輯設(shè)計頂層結(jié)構(gòu)如圖3所示。

圖3 FPGA系統(tǒng)邏輯設(shè)計頂層結(jié)構(gòu)示意圖

2.3.1 JESD204B鏈路建立

將AD/DA以及時鐘芯片按照參數(shù)需求通過SPI進行配置，從而使其工作在需要的模式并產(chǎn)生所需的時鐘[7]。而JESD204B鏈路的實現(xiàn)在本設(shè)計中使用VIVADO的JESD204B IP核。在采集鏈路上JESD204B IP核需例化為接收器，鏈路的相關(guān)參數(shù)L、F、K以及線速率、參考時鐘等根據(jù)2.2節(jié)的介紹來設(shè)置。本次設(shè)計LMFC緩沖區(qū)選擇IP核提供的最大值1 024，使可變延遲盡可能大，AXI-Lite時鐘選擇默認的100 MHz，一般SYSREF信號被用在上升沿對齊信號，所以選擇在下降沿來采樣SYSREF信號，這樣會更精確[8]。回放鏈路除了要設(shè)置為發(fā)送器，以及鏈路參數(shù)不同以外，其他設(shè)置與采集鏈路一致。同時由于JESD204BIP核的數(shù)據(jù)有專門的組幀格式，還需要對數(shù)據(jù)進行映射和解映射[9]。由于AD與DA的JESD204B鏈路結(jié)構(gòu)類似，所以僅展示AD的JESD204B RTL圖，如圖4所示。

圖4 AD JESD204B IP核

2.3.2 PCIe通道與DDR3設(shè)計

PCIe鏈路功能為連接上位機和FPGA信號處理載板，傳輸采集數(shù)據(jù)和命令，DDR3模塊負責(zé)緩存AD9680采集上來的數(shù)據(jù)，等待上傳命令，經(jīng)由PCIe鏈路發(fā)送至上位機，可以令上位機在空閑時段處理其他事務(wù)，提高處理效率。

本設(shè)計中的PCIe接口采用PCIe2.0 x4接口，可提供的帶寬最高可達2 GB/s,而AD9680采集數(shù)據(jù)帶寬約為14 bits×1 GHz/8≈1.75 GB/s，本次采用的PCIe接口可以滿足工控機和FPGA之間的數(shù)據(jù)傳輸帶寬要求。

Vivado在設(shè)計上提供XDMAIP核，包含PCIe硬核和DMA功能。XDMA核提供AXI4-MM、AXI-Stream和AXI-Lite接口，其中AXI4-MM接口針對大流量數(shù)據(jù)讀寫，AXI4-Lite接口可以傳輸吞吐量簡單的命令信息，完全滿足本次設(shè)計的需求[10]。XDMA核內(nèi)部結(jié)構(gòu)總覽如圖5所示。

圖5 XDMA核內(nèi)部結(jié)構(gòu)總覽圖

對XDMA(direct memory access)核進行配置，本次設(shè)計為4通道，配置傳輸速率為5 GT/s，AXI數(shù)據(jù)位寬為64 bit，接口輸時鐘頻率為250 MHz，外部參考時鐘設(shè)置為100 MHz，最大傳輸帶寬為2 GB/s。

DDR3方面，Vivado為7系列的FPGA芯片提供了MIG 7系列IP核，用來控制DDR3的讀寫，并且提供AXI4接口，簡化了設(shè)計難度[11]。本次設(shè)計硬件上選用的DDR3芯片容量為8 GB，封裝為SODIMM。

當采集數(shù)據(jù)需要經(jīng)DDR3緩存通過PCIe鏈路發(fā)送到上位機分析和上位機命令與數(shù)據(jù)下行到FPGA內(nèi)時，需要將XDMA核與MIG 7系列IP核形成一條完整的上下行傳輸鏈路。對于DDR3的控制主要使用AXI4系列的總線，DDR3控制器映射頂層圖如圖6所示。

Memory Interface Generator為內(nèi)存接口生成器

3 上位機界面與功能

本次設(shè)計需要上位機來作為采集回放系統(tǒng)的控制臺，能夠完成FPGA的復(fù)位、識別PCIe設(shè)備、子板板卡的狀態(tài)、采集回放命令控制、上傳數(shù)據(jù)的存儲等功能。利用Visual Studio2017平臺開發(fā)，按照需求在交互界面上顯示對應(yīng)的功能按鈕與參數(shù)設(shè)置，并在留出日志區(qū)顯示處理信息的狀態(tài)，使用戶更直觀地了解上位機的運行狀態(tài)。上位機界面如圖7所示。

圖7 上位機界面圖

上位機工作流程如下。

(1)板卡自檢，點擊板卡自檢按鈕，會對子板芯片工作狀態(tài)、PCIe設(shè)備號、FPGA載板狀態(tài)檢測，并會在日志內(nèi)顯示。

(2)FPGA復(fù)位，包含三個復(fù)位選擇，會對FPGA系統(tǒng)、PCIe、DDR3進行復(fù)位操作。

(3)輸入采集數(shù)據(jù)長度，開放采集緩存，然后開始采集，將采集數(shù)據(jù)寫入硬盤內(nèi)，數(shù)據(jù)管理框內(nèi)會顯示采集數(shù)據(jù)量，采集數(shù)據(jù)長度與之前輸入采集數(shù)據(jù)相同時，會自動停止采集，也可以點擊關(guān)閉采集緩存，結(jié)束采集，關(guān)閉采集通道。

(4)選擇回放數(shù)據(jù)存儲文件，點擊開始回放緩存，然后開始回放，將數(shù)據(jù)下發(fā)到FPGA，點擊關(guān)閉回放緩存，結(jié)束回放，關(guān)閉回放通道。

4 系統(tǒng)測試

4.1 系統(tǒng)與測試環(huán)境搭建

整個系統(tǒng)組成包括采集回放子板、FPGA信號處理載板以及工控機，在測試過程中，會使用信號源和頻譜儀。整個測試系統(tǒng)連接圖如圖8所示。連接實物圖如圖9所示。

圖8 測試系統(tǒng)連接圖

圖9 測試系統(tǒng)連接實物圖

信號源選擇輸出信號頻率為10 MHz～1 GHz，幅度為AD9680所支持的滿量程的單一點頻正弦波。經(jīng)過AD9680采集后，在FPGA信號處理載板進行解映射，利用DDR3緩存，通過PCIe鏈路傳輸?shù)焦た貦C存儲，利用MATLAB對存儲的數(shù)據(jù)進行分析，得到動態(tài)指標參數(shù)。回放數(shù)據(jù)為工控機通過PCIe鏈路下發(fā)的數(shù)據(jù)，然后經(jīng)過FPGA處理映射后傳輸?shù)紸D9152轉(zhuǎn)換為模擬信號輸出。

4.2 測試結(jié)果及分析

4.2.1 ADC采樣測試

給AD模擬端口輸入70 MHz的正弦波，使用XILINX公司的VIVADO設(shè)計軟件，將采集數(shù)據(jù)保存為csv格式的文件。

對70 MHz數(shù)據(jù)截取5次，然后利用MATLAB對信號進行64 K點的FFT計算得到頻譜，取結(jié)果均值,結(jié)果如圖10所示。

圖10 AD采集70 M信號頻譜圖

由于信號源在發(fā)生1 GHz以下信號時，產(chǎn)生了多次諧波分量，在計算動態(tài)指標時，這會影響到最后的計算結(jié)果，所以在MATLAB中計算實測的SNR(signal-to-noise ratio)、SFDR(spurious-free dynamic range)和ENOB(effective number of bits)之前，會剔除高次諧波[12]。由圖10可以看到信號頻譜峰值在70 MHz處，底噪處于-90 dBm。經(jīng)過計算得到SFDR為79.41 dBFS，SNR為60.03 dBFS,ENOB為9.68 bit。根據(jù)AD9680芯片手冊，ENOB損失在0.5 bit以內(nèi)。輸入其他頻率時，得到的頻譜性能參數(shù)70 MHz相比，相差不大。

利用多個單一點頻信號合成來模擬中心頻率250 MHz，帶寬400 MHz的中頻信號，通過AD采集，采集到的信號通過MATLAB分析得到頻譜，如圖11所示。

圖11 采集寬帶信號頻譜圖

4.2.2 DAC回放測試

將之前AD9680采集到的單一點頻信號和帶通信號存儲到上位機，在通過PCIe下發(fā)作為AD9152的回放數(shù)據(jù)，以70 MHz為例數(shù)據(jù)測試結(jié)果在示波器上頻譜圖如圖12所示,圖12中單一點頻信號的幅度在0 dBm，雜散抑制在80 dB左右。中心頻率250 MHz，帶寬400 MHz的中頻信號回放頻譜如圖13所示。

圖12 70 MHz回放頻譜

圖13 寬帶信號輸出

5 結(jié)論

設(shè)計了一個基于FPGA與AD/DA的中頻寬帶信號采集存儲回放系統(tǒng)，經(jīng)過測試驗證，該系統(tǒng)能夠?qū)崿F(xiàn)高采樣率、寬帶、高傳輸速率的采集功能，具有大容量存儲，回放時抗干擾能力強，穩(wěn)定性優(yōu)良的特點。此外，該系統(tǒng)還具有靈活性高，采集帶寬足夠?qū)捯约氨銛y式等特點?？梢赃m用于雷達、通信測試等多個領(lǐng)域，具有廣泛的應(yīng)用價值。