王 瑩，王 燕，曹子劍

(南京電子技術研究所，南京 210039)

0 引言

現今雷達對龐大數據傳輸性能的要求越來越高，高速數字電路在雷達上的應用非常普遍，VPX總線引入高速串行總線替代了傳統(tǒng)的低速并行總線，數據傳輸效率大大提高。常用的基于VPX總線的高速數字電路接口包括RapidIO、Serdes等，接口種類多，數量多，并設計后插板將高速信號引出。高速信號的測試與低速信號測試相比，信號自身的頻率高，并且高速信號邊沿的諧波信號相較于信號自身的頻率更高，信號跳變處的快速變化容易發(fā)生信號失真的現象，包含了高速信號的上升沿和下降沿，會引發(fā)非預期的信號傳輸問題，因而在高速信號測試種需要針對信號完整性問題進行研究和分析。

在對被測信號進行測試時，信號完整性表征的是信號經由傳輸線傳遞后狀態(tài)變化情況，信號完整性良好表示傳輸后保持原來的邏輯關系，并且，能夠實現電路中預期的響應。常見的信號完整性異常情況包括欠沖、過沖、阻尼振蕩等故障，輸入的信號發(fā)生異常的跳變，引發(fā)畸形信號進一步傳輸和儲存，從而導致對信號進行測試時可能在錯誤的信號跳變處對信號數據進行了采集，導致測試結果異常或者有效測試數據的丟失，最終導致測試系統(tǒng)性能下降，在信號惡化嚴重的情況下，將使得測試系統(tǒng)無法正常工作[1-5]。

對這些高速數字電路模塊的測試既需要測試前板至VPX背板的信號，也需要測試從后插板引出的高速信號，所以測試板也配備相應的后插板[6]。若測試模塊在同一個槽位既設計了測試被測模塊背板上的信號也設計了將測試前板的信號引出到后插線板，就出現了測試模塊背板上的高速數字信號同時接到兩個終端：被測模塊和測試模塊后插板，當兩個終端同時接入，必然引起高速信號傳輸過程中數據的不穩(wěn)定和丟失；本文主要討論的是兩個終端不同時接入，即一個槽位多種用途的情況，此時另一個終端處于懸空的狀態(tài)，分析高速信號傳輸的信號完整性。

1 系統(tǒng)結構及原理

本高速電路測試系統(tǒng)由12槽VPX插箱、待測試的高速數字電路模塊、測試模塊以及測試模塊后插板、示波器、仿真器和控制計算機組成，主要功能是實現待測試模塊的高速串行信號Serdes的測試，信號速率為1.25 Gbps。測試系統(tǒng)設計時為了提高VPX槽位的復用性，在一些槽位將信號鏈路設計成單輸入多輸出的模式，如圖1所示，待測高速模塊在VPX上有7路Serdes信號，測試模塊在VPX總線上有8路Serdes信號，引到后插板的有3路Serdes信號。測試模塊插在VPX插箱XS4槽時有7路Serdes信號連接到VPX插箱另一槽位XS5，其中，引到后插板的信號與連接到另一個槽位的信號中有兩路是重疊的。當測試模塊插在XS12槽位時，與其它任意槽位沒有互連，XS12是全獨立槽位，僅實現給測試模塊和其后板供電以及將前板的3路Serdes高速信號連接到后插板的功能。本文通過測試模塊和其后板分別插在XS4槽位和XS12槽位出現的不同現象進行對比分析。

圖1 系統(tǒng)結構框圖

2 高速信號測試完整性分析

高速信號測試需要針對被測板從前面板以及連接器上輸出或者輸入的高速信號測試需求進行分析，明確被測通道數量以及速率，設計匹配的 VPX 背板。高速 VPX 背板不同于普通電路板，具有高密度、高速率、負載重、連接器密集、信號拓撲結構復雜的特點[7-12]。被測板卡與測試模塊利用高速 VPX 背板實現信號互連和通信，會引入一定的互連延遲，延遲會導致高速信號測試時出現時序問題、信號發(fā)生損耗、傳輸線效應以及串擾、噪聲等信號完整性問題。

在1.25 Gbps高速信號測試系統(tǒng)中，其 VPX 背板涉及1.25 Gbps高速數字信號以及它們的各次諧波信號，對信號完整性要求高，設計好的 VPX 背板的關鍵是解決上述信號完整性問題，這也是保證高速信號測試系統(tǒng)正常運行的關鍵。

對于高速信號測試(1.25 Gbps或更高)的背板設計，宜采用串行點對點的 LVDS (低電壓差分信號對)技術。與單端數據傳輸方案相比， LVDS 提供的差分數據傳輸方案相比單端數據傳輸具有抑制共模噪聲、低功耗的特征，并且能夠傳輸更高的比特速率。 LVDS 采用電流模式驅動器(CML )來發(fā)送數據，一般采用微帶線和帶狀線的傳輸線型式。兩種傳輸方式各有優(yōu)缺點，微帶線傳輸更加適合于低速高密度的傳輸應用，在高速信號測試中如果要使用微帶線傳輸，就需要盡可能地縮短距離，并且加寬微帶線，從而減小損耗，増大噪聲容限，這種傳輸方式的優(yōu)點是，微帶線不需要額外過孔，有利于放置終端匹配電阻，在信號測量時也較為方便；帶狀線傳輸信號時，高頻電流的電磁場均勻的分布在導帶的上下兩側，損耗小，相比于微帶線傳輸屏蔽效果更好，受到的干擾小，但在放置終端匹配電阻和信號測量時需要借助于過孔[13-16]。

在高速信號測試中，相同傳輸速率、不同長度的背板，短背板相較于長背板，性能要更好一些;相同長度的背板、相同傳輸速率，帶狀線和微帶線的性能相比較，帶狀線性能稍好一些；相同長度的背板、不同傳輸速率，信號傳輸速率越低，傳輸的性能越好。由此可知，針對固定速率的高速信號測試時，測試模塊與被測模塊盡可能是相鄰槽位的互連關系，或者前后插互連的關系，從而能夠保證在 VPX 背板上傳輸的距離最短，測試性能最好。

另外，在高速信號測試中，阻抗匹配是非常重要的。 LVDS 如果缺少較好的終端阻抗匹配，那么高速信號將從差分信號線的傳輸終端反射回來，產生共模噪聲，形成了高速信號的傳輸線上的電磁干擾輻射，對后繼傳輸的信號產生一定的干擾，影響最終測試效果。

為了防止這種阻抗不匹配導致的反射的發(fā)生， LVDS 在設計中增加一個跨接在差分信號線上的100 Ω±20 Ω終端電阻，用來匹配實際傳輸線的差分阻抗，減小差分對之間的線間距可以抑制接收端的共模噪聲[17-22]。差分線最佳的設計方案是固定差分線之間的線距，并且將線距設為最小值，然后通過調整線寬，從而來控制差分阻抗。以下分別針對單一輸出端阻抗失配和多個輸出端阻抗失配兩種情況展開信號完整性分析。

2.1 單一輸出端阻抗失配的完整性分析

當信號沿傳輸線傳播時，其路徑上的每一步都有相應的瞬態(tài)阻抗。對高速信號進行測試時，被測模塊產生高速信號，信號經由傳輸線傳輸，如圖2所示，當路徑中出現阻抗不連續(xù)的情況時，就會發(fā)生輸入的一部分信號的能量從阻抗不連續(xù)的端點沿原傳輸線路傳遞回去的情況，產生信號反射的現象，發(fā)射能量的大小與阻抗失配的程度有關，阻抗失配程度小，反射程度就??；反之，阻抗失配程度越大，反射程度就越大。反射的結果對數字信號表現為過沖和下沖現象[23]。

圖2 單一輸出端的阻抗失配導致反射

高速信號傳輸距離過長，阻抗失配過大，信號過沖就會越大。從理論上分析，傳輸線是由無數個電感和電容組成，其中，它的固定的阻抗值即為特征阻抗。假設，圖中左側區(qū)域(信號經過的第一個區(qū)域)的瞬態(tài)特征阻抗是Z1，右側區(qū)域(信號經過的第二個區(qū)域)的瞬態(tài)特征阻抗是Z2，那么，反射系數可以表示為反射信號與入射信號幅值的比值:

(1)

當Z2=Z1時，反射系統(tǒng)ρ=0，負載完全吸收到達的能量，沒有任何信號返回到源端，這是臨界阻尼的情況。

當Z2>Z1時，反射系統(tǒng)ρ>0，負載端多余的能量將會反射回源端，負載端沒有吸收全部能量，這是欠阻尼的情況，進入第二段傳輸線上信號的幅度會增加，會導致過沖。

當Z2

2.2 多個輸出端阻抗失配的完整性分析

電路設計時常會出現分支使得信號到達多個輸出端，如圖3所示，兩個輸出端若都存在阻抗不匹配的現象，那么此時有兩個反射信號，若兩個輸出端的阻抗不匹配均比較嚴重，就會導致入射端的信號徹底失真。為了防止這種現象的出現就需要實現多個輸出端的阻抗匹配[24-25]。

圖3 多個輸出端阻抗失配反射

(2)

入射波與反射波傳播方向相反，因此電流回路方向也相反，則分界面兩側電流相等的條件是：

I入射-I反射1-I反射2=I傳輸1+I傳輸2

(3)

由電壓電流之間的關系可以得到，總的反射系數為：

(4)

要使得反射系數等于0，需要Z2+Z3=Z1，而一般情況下很難滿足這一點，那么多個輸出端的反射系數與單一輸出端的反射系數差值為:

(5)

相較于單一輸出端的反射情況，反射系數增大，導致信號失真嚴重。

3 實驗結果與分析

3.1 誤碼率測試

對測試板到后插板的三路Serdes信號分別進行l(wèi)oopback自回環(huán)模式誤碼率測試、非獨立槽位外部回環(huán)模式誤碼率測試和獨立槽位外部回環(huán)模式誤碼率測試。Loopback 示意圖如圖4所示，內部自回環(huán)測試時，修改 loopback 控制邏輯，實現系統(tǒng) loopback 寄存器的配置，數據利用內部 LPBK 鏈路，完成從設備自身發(fā)射端 Tx 端口自回環(huán) loopback 到設備自身的接收端 Rx 端口。外部回環(huán)測試時，數據通過 Tx 端經過外部鏈路發(fā)送到 Rx 端。測試結果如表1所示。

圖4 Loopback示意圖

表1 誤碼率測試結果

三路高速信號通信的速率是1.25 Gbps，自回環(huán)通信數據量達到1.4e11，誤碼率測試結果說明這3個高速接口的內部回環(huán)數據收發(fā)穩(wěn)定可靠。在非獨立槽位外回環(huán)測試時，Serdes1和Serdes2兩路信號不僅與后出線板連接，還與相鄰槽位有連接，雖然此時被測模塊沒有插入這個槽位，可以通過結果發(fā)現這兩路高速信號受到了嚴重的影響，誤碼率高達2.5e-1(在收發(fā)數據量為1.7e11時)，而另一路高速信號Serdes3由于沒有與其它槽位互連，信號質量不受影響。將測試模塊和測試模塊后出線板前后對插入VPX獨立槽位中，即此時該槽位與其它槽位沒有互連信號，將測試板后出線板的光網口1、光網口2、光網口3的收發(fā)端互聯(lián)，實現測試板后出的三路Serdes信號的外部回環(huán)，收發(fā)數據量達到1.4e11時誤碼率均滿足信號傳輸質量要求。

經過誤碼率測試發(fā)現，自回環(huán)測試和獨立槽位外回環(huán)測試分別證明了高速接口自身設計和測試模塊前后板高速接口鏈路設計的信號質量良好，符合Serdes數據通信要求，然而，在非獨立槽位外部回環(huán)模式下，Serdes1和Serdes2由于同時與兩個終端互連，盡管其中一個終端未接入模塊，即該終端處于懸空的模式，信號質量也受到了影響，誤碼率大大地提高了，不符合Serdes數據通信的要求。

3.2 眼圖測試

測試模塊后出的三路Serdes高速信號可以通過光電轉換探頭接到高速示波器上，基于IBERT Console的分析結果，在非獨立槽位上，后出的三路Serdes高速信號中，Serdes3信號除了從前板引出到后板外，沒有與其它槽位互連，信號質量相較于Serdes1、Serdes2的高速信號質量要好很多，通過高速示波器可以觀察到Serdes3的信號波形如圖5(a)所示，眼圖如圖5(b)所示。

圖5 Serdes3(未與其它槽位互連)信號波形和眼圖

由于高速信號從前板到后板再到示波器，傳輸距離過長，存在信號過沖(過沖就是第一次出現的峰值谷值要超出已經設定的電壓)的現象。眼高EyeHeight為8.9 μW，眼寬EyeWidth為730 ps，除了因為存在過沖導致眼圖出現部分失真外，眼高和眼寬較大，信號質量較好。

Serdes1的信號波形如圖6(a)所示，眼圖如圖6(b)所示。從圖中可以發(fā)現信號存在明顯的失真，此時眼圖已經看不到“眼睛”的圖案了，眼寬這個參數值示波器已然得不到，這個接口的Serdes高速信號的信號質量很差。

圖6 Serdes1(與其它槽位有互連)信號波形和眼圖

4 結束語

在高速信號測試時，首先利用 LVDS 提供的差分數據傳輸方案設計測試背板，保證高速信號測試的低損耗，有效抑制共模噪聲。并且，測試模塊與被測模塊盡可能是相鄰槽位的互連關系，或者前后插互連的關系，從而能夠保證在 VPX 背板上高速信號傳輸的距離最短，測試性能最好。 LVDS 在設計中增加一個跨接在差分信號線上的100 Ω±20 Ω終端電阻，用來匹配實際傳輸線的差分阻抗，減小差分對之間的線間距可以抑制接收端的共模噪聲。差分線最佳的設計方案是固定差分線之間的線距，并且將線距設為最小值，然后通過調整線寬，從而來控制差分阻抗。

另外，信號反射是最常見的信號完整性問題，往往對系統(tǒng)性能產生嚴重的影響。通過前文的分析，可以發(fā)現，只是將VPX前板的信號引出到后插線板就已經會導致高速信號產生一定的過沖，對信號質量產生一定的影響，除非做好阻抗匹配的工作，削弱高速信號的反射現象，才會使得信號質量得到改善；如果此時再將該信號連接到別的VPX槽位將會使得信號產生嚴重的失真，這是測試時不能被接受的。因此，在測試時，不能將高速信號從前板引出到后板的同時連接到旁邊VPX槽位，同理，不能將測試模塊到被測模塊的已連接的VPX走線高速信號引出到后插線板，這樣會加重信號反射的危害，導致高速信號測試失敗。