劉 涌

（上海美維電子有限公司，上海 201600）

1 背景

電子設(shè)備微型化、高性能化的要求推動(dòng)了PCB（印制電路板）和IC（集成電路）封裝中埋入無源式元件技術(shù)的發(fā)展，元件的埋置可以節(jié)約空間及成本，減小損耗以提高信號(hào)質(zhì)量，且通過表面焊點(diǎn)的減少獲得更高的可靠性。埋置電阻技術(shù)中，平面薄膜電阻技術(shù)通過將薄膜電阻材料沉積在銅箔上，因其與普通PCB制程兼容性好，厚度、阻值均勻性好，可靠性高等優(yōu)點(diǎn)得到廣泛的應(yīng)用。

埋阻精度的影響因素很多，包括材料本身的精度，及需經(jīng)過兩次圖形轉(zhuǎn)移等。而且客戶電阻設(shè)計(jì)越來越?。ㄗ钚‰娮杈€寬0.1 mm），對(duì)精度要求也越來越高（電阻值精度要求±15%以內(nèi)），這給我們帶來很大的挑戰(zhàn)。

經(jīng)過對(duì)埋阻精度的影響因素分析及改善，目前我們已能夠大量使用Ohmega-ply為50 Ω/□的埋阻銅箔制作0.25 mm×0.125 mm尺寸的100 Ω電阻，2013年到目前已完成生產(chǎn)板交貨共計(jì)3 100萬片，并使合格率逐漸達(dá)到95%以上。

2 電阻制作精度分析

一般生產(chǎn)板設(shè)計(jì)4層結(jié)構(gòu)（如圖1所示），L1層為埋阻層（包含銅箔及沉積于銅箔上的一層黑灰色Ni-P層），銅厚28 μm，使用50 Ω/□材料，Ni-P層厚度200 nm，材料本身公差±5%，設(shè)計(jì)電阻大小100 Ω，即長(zhǎng)度/寬度為2/1的電阻設(shè)計(jì)。

圖1 產(chǎn)品板疊構(gòu)圖

2.1 制作流程及影響因素

電阻制作需要兩次圖形轉(zhuǎn)移，流程如圖2所示。

圖2 電阻制作流程圖

2.2 電阻尺寸影響及誤差計(jì)算

電阻的計(jì)算公式R＝（ρ/D）×L/W，其中ρ為方阻，L為電阻長(zhǎng)度，W為電阻寬度，D為電阻層厚度。電阻精度影響因素主要有材料來料ρ/D公差（±5%），D在制程中的穩(wěn)定性，L、S的蝕刻均勻性。

電阻當(dāng)方阻不變時(shí)，電阻值誤差影響因素來自電阻尺寸長(zhǎng)、寬的差異。

我們假定長(zhǎng)度、寬度公差為±0.02 mm，即對(duì)于0.5 mm×0.25 mm尺寸的電阻，長(zhǎng)度公差±4%，寬度公差±8%，來料電阻方阻公差±5%，直接將誤差相加計(jì)算得到：

最大電阻值誤差 t＝±(0.04+0.08+0.05)×100% ＝±17%

而對(duì)于0.25 mm×0.125 mm的小尺寸電阻，同樣假定長(zhǎng)度、寬度公差為±0.02 mm，則長(zhǎng)度公差±8%，寬度公差±16%，直接將誤差相加計(jì)算得到：

最大電阻值誤差 t＝±(0.08+0.16+0.05)×100% ＝±29%

由此模擬計(jì)算的結(jié)果看，即使未考慮過程中方阻率的變化因素，以上對(duì)比0.5 mm×0.25 mm大尺寸的電阻和0.25 mm×0.125 mm小尺寸電阻，其誤差分別為±17%和±29%，差異明顯。

2.3 實(shí)際方阻及長(zhǎng)度的補(bǔ)償

除上節(jié)提到的尺寸影響因素外，過程中方阻的變化，主要受堿性蝕刻、阻焊前處理等流程影響，對(duì)電阻層有一定程度的蝕刻，通常導(dǎo)致方阻率增大，故我們需要對(duì)方阻的增大量進(jìn)行預(yù)測(cè)。

一般而言，我們采取測(cè)量長(zhǎng)度、寬度，測(cè)量蝕刻后電阻實(shí)際值的辦法反推方阻，并計(jì)算長(zhǎng)度、寬度補(bǔ)償值。但第二次蝕刻后銅和電阻接觸邊緣處不是理想的直線，而是較不規(guī)則的弧形，一方面可能有蝕刻殘角，另一方面由于蝕刻液對(duì)銅和電阻層的交界面有攻擊，導(dǎo)致實(shí)際有效電阻長(zhǎng)度與測(cè)量長(zhǎng)度的差異，這種差異由蝕刻過程產(chǎn)生。如圖3所示，盡管這種邊緣的不規(guī)則很細(xì)微，但當(dāng)電阻尺寸很小的時(shí)候，它的影響是不可忽略的。電阻寬度也不是很均勻，但是無界面效應(yīng)影響，我們可以通過測(cè)多點(diǎn)取均值的辦法減小其誤差。盡管如此，但是只要蝕刻過程穩(wěn)定，尤其是第二次蝕刻制作長(zhǎng)度的過程，電阻有效長(zhǎng)度（包括側(cè)蝕和界面效應(yīng)的影響）、實(shí)際方阻率是可以推算并進(jìn)行補(bǔ)償?shù)摹６娮柚谱魍瓿珊?，阻焊前處理微蝕對(duì)電阻有一定程度的增大，根據(jù)多批次測(cè)量，得到增大量穩(wěn)定為3 Ω，故我們控制阻焊前處理前的電阻中值為97 Ω。據(jù)此，我們可以反推得到實(shí)際方阻，并對(duì)長(zhǎng)度、第二次蝕刻后的電阻中值進(jìn)行精確補(bǔ)償。

圖3 電阻圖示圖

2.4 寬度的補(bǔ)償及制作能力

據(jù)第2.3節(jié)所述，寬度方向不受界面效應(yīng)影響，只需進(jìn)行精確的測(cè)量以計(jì)算補(bǔ)償值，故我們根據(jù)多批次生產(chǎn)板的制作經(jīng)驗(yàn)，得到穩(wěn)定的寬度補(bǔ)償量（28 μm銅厚時(shí)，整體補(bǔ)償38 μm）。在2.2節(jié)中假定長(zhǎng)度、寬度蝕刻公差均在±0.02 mm，而實(shí)際的誤差則需實(shí)際測(cè)量確認(rèn)。先測(cè)量生產(chǎn)板的寬度長(zhǎng)度，從結(jié)果看寬度制作能力較差，長(zhǎng)度制作能力基本可滿足要求，即寬度是電阻制作的關(guān)鍵制約因素，這與預(yù)期結(jié)果一致（如表1所示）。

表1 電阻長(zhǎng)度寬度制作能力表 (單位：μm)

3 電阻制作精度改善

從上文分析得到，對(duì)于0.25 mm×0.125 mm的小尺寸電阻，需綜合考慮各個(gè)影響因素，根據(jù)目標(biāo)值對(duì)長(zhǎng)度、寬度、方阻進(jìn)行精確補(bǔ)償，從而保證電阻中值控制到位；且找到了電阻精度改善的關(guān)鍵因素，即從寬度制作進(jìn)行改善。

3.1 生產(chǎn)控制方法改善

針對(duì)寬度均勻性差的狀況，需在第二次蝕刻時(shí)進(jìn)行調(diào)整，一般采取第二次蝕刻時(shí)首板確認(rèn)電阻值以調(diào)試蝕刻速度的辦法。我們提出在每個(gè)set旁增加一組電阻測(cè)試板（與單元內(nèi)設(shè)計(jì)一致）的辦法用于監(jiān)控單元內(nèi)電阻，在第一次圖形制作后測(cè)量每PNL線寬，并按線寬將板進(jìn)行分組，第二次蝕刻時(shí)每組分別制作首板，調(diào)整蝕刻線速。

以一批板為例對(duì)此方法進(jìn)行說明如下。

（1）第一次蝕刻后按線寬分組：線寬中值控制140 μm，按照14點(diǎn)和9點(diǎn)分別計(jì)算均值（如圖4所示），結(jié)果相近，表明測(cè)量結(jié)果有一定的代表性，能實(shí)現(xiàn)正確的分組。而取板中間兩排9點(diǎn)可減少取點(diǎn)數(shù)量，且涵蓋板內(nèi)及板邊，也較接近整PNL均值。

圖4 測(cè)量14點(diǎn)取點(diǎn)圖

（2）第二次蝕刻分組及監(jiān)控：要求首板控制均值（97±3）Ω，首板8#完成后1 h內(nèi)未批量生產(chǎn)，故在2 h后重新選取首板9#制作，根據(jù)其結(jié)果（線寬144 μm，速度3.6 m/min，測(cè)試板電阻均值95.6 Ω）進(jìn)行分組；批量板第1組（線寬接近首板9#，范圍142.5～145 μm）需適當(dāng)減小蝕刻速度（3.55 m/min），提高阻值，其余按照約線寬每相差5 μm，速度相差0.1 m/min來選擇速度（如表2所示）。

表2 線寬測(cè)量分組辦法表

后續(xù)生產(chǎn)板需要第一次蝕刻時(shí)控制線寬（140±10）μm，每PNL測(cè)量指定位置9點(diǎn)線寬以實(shí)現(xiàn)正確的分檔，SES（去膜/蝕刻/退錫）時(shí)按線寬均值5 μm分檔實(shí)現(xiàn)控制中值到位。

在批量板的生產(chǎn)中使用此控制辦法，以其中3批共90Panel為例說明制作情況（如表3所示）。

表3 批量板分組蝕刻制作情況表

（1）第一次蝕刻后線寬：總體均值140.7 μm，每panel取中間兩排9點(diǎn)計(jì)算均值，按5 μm一組分為6組；

（2）第二次蝕刻：每組做1 panel首板，首板要求電阻均值97±3 Ω，按照首板的附連板電阻均值計(jì)算結(jié)果來調(diào)整整組板的蝕刻速度；批量板蝕刻后以5 P/30 P的頻率抽檢監(jiān)控，每panel測(cè)量第二排7個(gè)電阻計(jì)算均值，抽檢15 P，電阻均值均在95～99 Ω之間。

（3）ET結(jié)果：ET電阻測(cè)試合格率約95.3%，均值99.73 Ω，但Ppk僅為0.79（如圖5所示），故在現(xiàn)有的制程能力條件下，Ppk無法得到明顯的改善，必須在SES時(shí)嚴(yán)格按線寬分組，將中值控制到位。

圖5 過程能力圖

3.2 線寬制作能力改善

以上通過生產(chǎn)控制，減小兩次圖形蝕刻帶來的電阻偏差，使電阻趨近于以目標(biāo)值為中值的正態(tài)分布，一定程度上提高了良率，而另一方面提升線寬制作能力才能從根本上減小公差，提高精度。而mSAP（改進(jìn)型半加成工藝）正是提高線寬精度的好辦法，流程為：層壓后處理→減薄銅[銅厚：(4±1 μm）]→機(jī)械鉆孔→水平去膠渣→PTH（鍍覆孔）→最終清洗→貼膜→LDI（激光直接成像）曝光→顯影→VCP（垂直連續(xù)電鍍線）電鍍→去膜→烘板（150 ℃，2 h）→閃蝕銅→蝕刻N(yùn)i/P→前處理→第二次圖形。相關(guān)參數(shù)如下：電鍍（1.8 A/dm2/10min+1.4 A/dm2/60min）；基銅5 μm ＋牙根8 μm，線路補(bǔ)償20 μm；閃蝕量1.5 μm，0.5 m/min速度4遍，閃蝕總量12 μm左右。

從DES（顯影/蝕刻/去膜）常規(guī)蝕刻工藝和mSAP對(duì)比結(jié)果可看出，mSAP線寬極差僅10 μm，Pp達(dá)到1.26，即所有線寬基本都在中值±5 μm范圍內(nèi)，第二次蝕刻時(shí)可以按統(tǒng)一速度生產(chǎn)，無需分組調(diào)整或是重新出照相底版工具，提高生產(chǎn)效率。mSAP蝕刻銅厚度薄，得到線形更好，線寬穩(wěn)定性更優(yōu)。mSAP工藝制作電阻的ET電阻測(cè)試合格率約98.8%，均值99.08 Ω，Ppk為1.16，比DES工藝有很大的改善。

3.3 其他新工藝引入

就目前情況而言，DES（顯影蝕刻去膜線）蝕刻工藝的蝕刻均勻性差，需嚴(yán)格進(jìn)行生產(chǎn)控制以改善電阻精度，而mSAP線寬均勻性良好，但易產(chǎn)生孔口銅薄問題，且流程復(fù)雜較難控制，故需要引入其他新工藝。

較好的辦法是第一次圖形轉(zhuǎn)移先制作電阻長(zhǎng)度，即先將不需要的銅及電阻上方的銅一次性蝕刻掉，然后進(jìn)行第二次圖形轉(zhuǎn)移，保護(hù)電阻位置處的電阻層，將其余的Ni-P層蝕刻掉，Ni-P層厚度僅200 nm，線寬均勻性很好控制。但第一次圖形后已使Ni-P層裸露，第二次圖形貼膜的結(jié)合力問題等易對(duì)電阻制作造成影響，需要進(jìn)行試驗(yàn)系統(tǒng)評(píng)估。

4 結(jié)論

本文主要針對(duì)目前客戶電阻尺寸設(shè)計(jì)越來越小，精度要求越來越高的現(xiàn)狀，對(duì)PCB埋置電阻精度的影響因素，包括材料本身的精度、兩次圖形轉(zhuǎn)移分別制作寬度和長(zhǎng)度、制程中電阻穩(wěn)定性等進(jìn)行研究和分析，從生產(chǎn)控制進(jìn)行改善，并應(yīng)用于實(shí)際生產(chǎn)。得出的主要結(jié)論如下。

（1）根據(jù)對(duì)埋置電阻影響因素的分析，對(duì)于小尺寸電阻的誤差相比大尺寸電阻會(huì)有很大的增加，且對(duì)于電阻長(zhǎng)寬比大于1的設(shè)計(jì)，實(shí)際生產(chǎn)及理論推斷均表明寬度是關(guān)鍵的控制因素。

（2）根據(jù)對(duì)蝕刻過程的分析，測(cè)量阻值、寬度可反推得到實(shí)際長(zhǎng)度尺寸的補(bǔ)償量，指導(dǎo)圖形設(shè)計(jì)。

（3）對(duì)于0.25 mm×0.125 mm的小尺寸電阻，提出第二次蝕刻時(shí)按照線寬對(duì)板進(jìn)行分組蝕刻的生產(chǎn)控制方法，減小兩次圖形蝕刻帶來的電阻偏差，可保證電阻中值控制到位，良率達(dá)到95%左右；

（4）對(duì)于電阻制程能力的提升方面，引入mSAP工藝、改變制作順序等辦法均可有效地提升制程能力，提高均勻性，但會(huì)有孔口銅薄問題，且流程較長(zhǎng)，這需要以后持續(xù)地研究及改善。