余暉冬，龔昊龑，王書(shū)磊

應(yīng)用研究

基于FPGA+DSP架構(gòu)的RapidIO接口硬件技術(shù)與實(shí)現(xiàn)

余暉冬，龔昊龑，王書(shū)磊

（中國(guó)人民解放軍92145部隊(duì)，上海 200080）

RapidIO傳輸效率高、系統(tǒng)成本低、系統(tǒng)穩(wěn)定性好，在高性能嵌入式系統(tǒng)中得到了廣泛的應(yīng)用。傳統(tǒng)的RapidIO總線致力于解決器件間、板間和子系統(tǒng)間等同一機(jī)箱內(nèi)或同一系統(tǒng)內(nèi)的背板互連問(wèn)題。為使多個(gè)嵌入式系統(tǒng)互聯(lián)保持總線的一致性，并能在機(jī)箱間使用RapidIO總線，需要對(duì)RapidIO總線的使用范圍進(jìn)行擴(kuò)展。本文提出了基于FPGA+DSP架構(gòu)的通用RapidIO接口硬件實(shí)現(xiàn)方案。通過(guò)引入光電模塊，將RapidIO的LVDS信號(hào)轉(zhuǎn)換成光信號(hào)，在機(jī)箱間傳輸信號(hào)，成功拓展了RapidIO傳輸距離，解決了RapidIO傳輸距離局限于一個(gè)機(jī)箱內(nèi)的問(wèn)題主要從硬件方面對(duì)RapidIO接口實(shí)現(xiàn)方案進(jìn)行闡述。最后搭建實(shí)驗(yàn)平臺(tái)對(duì)所實(shí)現(xiàn)的RapidIO總線進(jìn)行了連通性測(cè)試，證明了此種方案的可行性。

RapidIO 嵌入式互連 FPGA DSP

0 引言

嵌入式總線的總體發(fā)展迅猛，新的總線不斷推出，其中具有代表性的總線有：Hyper Transport、PCI Express、InfiniBand、RapidIO等[1]。經(jīng)過(guò)不斷地發(fā)展，RapidIO已經(jīng)成為嵌入式互連技術(shù)方面唯一一個(gè)得到授權(quán)的標(biāo)準(zhǔn)。RapidIO己經(jīng)成為電信、通信行業(yè)以及高性能嵌入式系統(tǒng)中的芯片與芯片之間、板間、背板間互連技術(shù)的主要手段，幾乎所有嵌入式系統(tǒng)芯片設(shè)備供應(yīng)商都加入了RapidIO行業(yè)協(xié)會(huì)[2]。RapidIO總線被最廣泛地應(yīng)用于嵌入式系統(tǒng)中[3]。

隨著嵌入式系統(tǒng)的不斷發(fā)展，所支持的系統(tǒng)不再局限于一個(gè)機(jī)箱內(nèi)，如何擴(kuò)展RapidIO，使之適應(yīng)較遠(yuǎn)距離嵌入式系統(tǒng)的互聯(lián)，是亟待解決的問(wèn)題。對(duì)于如何擴(kuò)展RapidIO的傳輸距離，我們將RapidIO底層的差分電信號(hào)轉(zhuǎn)換成光信號(hào)，成功地延伸了RapidIO的傳輸距離，并解決了RapidIO僅能在一個(gè)機(jī)箱內(nèi)使用的問(wèn)題。至今，人們對(duì)如何實(shí)現(xiàn)RapidIO軟件協(xié)議研究較多，對(duì)RapidIO的硬件平臺(tái)的實(shí)現(xiàn)研究較少。對(duì)于希望使用RapidIO接口的設(shè)備來(lái)說(shuō)，硬件實(shí)現(xiàn)具有一定的靈活性，使用FPGA+DSP結(jié)構(gòu)是現(xiàn)代嵌入式系統(tǒng)的流行框架，在該框架上實(shí)現(xiàn)RapidIO接口具有重大的現(xiàn)實(shí)意義。

1 RapidIO接口模塊硬件設(shè)計(jì)

RapidIO接口分為兩大部分，第一部分由FPGA、DSP得到實(shí)現(xiàn)RapidIO接口的高速串口，F(xiàn)PGA通過(guò)其本身的引腳加相應(yīng)的外接耦合電路構(gòu)成物理接口，DSP與FPGA通過(guò)EMIF接口互聯(lián)，DSP使用FPGA中的邏輯資源實(shí)現(xiàn)RapidIO的軟件協(xié)議；第二部分為光電電路，通過(guò)引入光電轉(zhuǎn)換器將高速串口的差分電信號(hào)轉(zhuǎn)換成可以遠(yuǎn)程高速穩(wěn)定傳輸?shù)墓庑盘?hào)，實(shí)現(xiàn)RapidIO接口的傳輸距離的擴(kuò)展。

由FPGA和DSP協(xié)同實(shí)現(xiàn)的RapidIO接口硬件設(shè)計(jì)原理如圖1所示。

圖1 RapidIO接口硬件設(shè)計(jì)原理

DSP通過(guò)EMIF接口對(duì)FPGA內(nèi)部邏輯資源及硬核進(jìn)行控制，靈活實(shí)現(xiàn)RapidIO物理層以上的協(xié)議，并能根據(jù)需要靈活擴(kuò)展多個(gè)其他類型接口。FPGA提供豐富的硬件資源，如高速串口、邏輯資源、布線資源、硬核資源等。二者配合起來(lái)實(shí)現(xiàn)RapidIO數(shù)據(jù)到電信號(hào)的轉(zhuǎn)換，提供高速串口接口。光電電路負(fù)責(zé)解決高速串口與其他接口連接時(shí)的匹配問(wèn)題，使電路的設(shè)計(jì)符合高速串口規(guī)范要求，實(shí)現(xiàn)穩(wěn)定的通信，并最終將電信號(hào)轉(zhuǎn)換成光信號(hào)，實(shí)現(xiàn)遠(yuǎn)距離傳輸。

2 FPGA和DSP選型

該系統(tǒng)采用Altera公司的StratixⅡ GX系列芯片[4]。Altera公司的StratixⅡ GX系列芯片內(nèi)嵌專用硬核[5]能極大提高工程效率。并且在相同的成本下能提供更多的邏輯容量及更好的穩(wěn)定性。StratixⅡ GX系列FPGA采用先進(jìn)的90 nm技術(shù)構(gòu)建，與同類產(chǎn)品相比，DSP資源多出4倍，I/O資源多出21%，邏輯資源多出5%，存儲(chǔ)資源多出50%。運(yùn)算速度更快，邏輯占用率降低25%。是市面上主流的FPGA之一。DSP芯片選用TI公司的TMS320C6000系列芯片[6]。TMS320C6000系列DSP采用VelociTI超長(zhǎng)指令字的體系結(jié)構(gòu)，可以在單周期內(nèi)執(zhí)行多條指令[7]。性能上遠(yuǎn)遠(yuǎn)超越傳統(tǒng)的DSP。

3 RapidIO接口相關(guān)電路的實(shí)現(xiàn)

3.1 DSP相關(guān)硬件實(shí)現(xiàn)

RapidIO接口模塊的DSP相關(guān)硬件設(shè)計(jì)主要包括電源設(shè)計(jì)、時(shí)鐘設(shè)計(jì)、復(fù)位設(shè)計(jì)等。

DSP工作電源需要穩(wěn)定的直流1.2 V和3.3 V，1.2 V是DSP中實(shí)現(xiàn)邏輯處理的電壓值，而為DSP提供時(shí)鐘的DSP內(nèi)部鎖相環(huán)（PLL）的驅(qū)動(dòng)電壓需要3.3 V。

DSP的3.3 V電壓供電原理如圖2所示。

圖2 DSP中3.3 V電壓供電設(shè)計(jì)

由外部電源提供的正5 V電源經(jīng)過(guò)LC電路（由電感和電容組合而成的電路）濾波，再經(jīng)過(guò)電源轉(zhuǎn)換芯片TOS0605SM轉(zhuǎn)換后得到3.3 V電壓值輸出，輸出再經(jīng)過(guò)電容濾波，濾除高頻分量，得到穩(wěn)定的3.3 V電壓值。在轉(zhuǎn)換好的3.3 V電壓和供給DSP的3.3 V電源之間有一個(gè)電阻，阻值為0，當(dāng)通過(guò)該電阻的電流過(guò)大時(shí)，電阻燒毀，形成斷路。這樣主要是避免電路中有短路現(xiàn)象時(shí)，電流過(guò)大而引起DSP損壞，起到保險(xiǎn)絲的作用。同時(shí)電阻值很小，由電阻上引起的電壓的變化也較小，不會(huì)影響到正常工作情況下提供給DSP的電壓值。

與DSP的3.3 V供電不同，DSP的1.2 V電壓由電源轉(zhuǎn)換芯片TPS74901經(jīng)過(guò)轉(zhuǎn)換得到。TPS74901是一款能夠提供穩(wěn)定電壓轉(zhuǎn)換的電源芯片[8]，具有很好的性能。外部3.3 V電源輸入，配置好外部電阻參數(shù)后可以得到1.2 V輸出電壓。TPS74901的說(shuō)明書(shū)中列舉了R107和R101的不同電阻值組合對(duì)應(yīng)的輸出電壓值。理論上R101的阻值為2.49，R107的阻值為4.99。為減少高頻干擾，在電源轉(zhuǎn)換芯片的輸入和輸出端加入對(duì)地電容。DSP的1.2 V電源供電原理如圖3所示。

圖3 DSP中1.2V電壓供電設(shè)計(jì)

DSP的時(shí)鐘供給硬件設(shè)計(jì)如圖4所示。DSP的時(shí)鐘由本地晶振產(chǎn)生一個(gè)25 MHz的時(shí)鐘，經(jīng)過(guò)倍頻芯片CY2308SI[9]得到DSP需要的三個(gè)時(shí)鐘：BECLKIN、DSPCLK、AECLKIN。CY2308SI的輸出經(jīng)過(guò)阻值很小的電阻之后與DSP的輸入引腳相連。

圖4 DSP中時(shí)鐘設(shè)計(jì)

DSP的復(fù)位主要有人工復(fù)位和軟件復(fù)位。二者任意一個(gè)有效即可對(duì)DSP進(jìn)行復(fù)位。復(fù)位原理如圖5所示：

圖5 DSP中復(fù)位設(shè)計(jì)

DSP復(fù)位要求低電平持續(xù)10個(gè)周期，否則不復(fù)位，軟件復(fù)位可以人工編程控制低電平持續(xù)時(shí)間，無(wú)需特殊考慮。而人工復(fù)位無(wú)法準(zhǔn)確控制低電平持續(xù)時(shí)間，在復(fù)位按鍵和DSP的3.3 V之間加入兩個(gè)電容，當(dāng)復(fù)位鍵按下之后，電容放電，復(fù)位鍵松開(kāi)后，電容充電，使得74HC08的第1個(gè)和第2個(gè)管腳能保持一定時(shí)間的低電平，從而使得低電平持續(xù)時(shí)間達(dá)到要求。通過(guò)調(diào)整電容的大小來(lái)調(diào)整低電平持續(xù)的時(shí)間，不需要人為地長(zhǎng)按復(fù)位鍵，更加方便簡(jiǎn)潔，減少調(diào)試過(guò)程中不必要的麻煩。

3.2 FPGA相關(guān)硬件實(shí)現(xiàn)

RapidIO接口模塊的FPGA的相關(guān)硬件設(shè)計(jì)主要包括電源設(shè)計(jì)、時(shí)鐘設(shè)計(jì)、復(fù)位設(shè)計(jì)和高速串口設(shè)計(jì)等。

FPGA工作電源需要穩(wěn)定的直流1.2 V和3.3 V，1.2 V是FPGA中實(shí)現(xiàn)邏輯處理的電壓值，而為FPGA提供時(shí)鐘的FPGA內(nèi)部鎖相環(huán)（PLL）[10]的驅(qū)動(dòng)電壓以及相關(guān)管腳上的邏輯1的電平需要3.3 V。

FPGA的3.3 V電壓的設(shè)計(jì)與DSP相同，均由同一個(gè)芯片轉(zhuǎn)換得到，具體設(shè)計(jì)參考DSP電壓設(shè)計(jì)，此處不再贅述。

FPGA的1.2 V電壓供電設(shè)計(jì)如圖6所示。FPGA的功耗相對(duì)DSP較大，選用芯片TOS0605SM芯片作為電源轉(zhuǎn)換芯片，該芯片最大輸出電流達(dá)到6 A，可以滿足FPGA工作時(shí)對(duì)電流的要求。該設(shè)計(jì)和3.3 V電源設(shè)計(jì)類似，通過(guò)改變外圍電路的參數(shù)，調(diào)整輸出電壓，得到要求的輸出電壓值。

圖6 FPGA中1.2 V電壓供電設(shè)計(jì)

FPGA內(nèi)部集成有鎖相環(huán)，需要外部輸入一個(gè)差分時(shí)鐘作為時(shí)鐘源。FPGA時(shí)鐘設(shè)計(jì)如圖7所示。

圖7 FPGA中時(shí)鐘設(shè)計(jì)

外部時(shí)鐘或者本板晶振產(chǎn)生一個(gè)輸入時(shí)鐘，通過(guò)時(shí)鐘芯片MC100EL16 V轉(zhuǎn)化成差分時(shí)鐘，經(jīng)過(guò)兩個(gè)電容隔去直流后，再加上一個(gè)穩(wěn)定的直流電壓偏置，作為FPGA的輸入時(shí)鐘。FPGA為外部提供了差分時(shí)鐘輸入接口，相應(yīng)管腳屬性設(shè)置如表1所示：

表1 FPGA中時(shí)鐘管腳屬性設(shè)置

相對(duì)DSP復(fù)位設(shè)計(jì)來(lái)說(shuō)，F(xiàn)PGA復(fù)位較為簡(jiǎn)單，F(xiàn)PGA的復(fù)位操作是由程序完成，而不是由硬件完成。通過(guò)一個(gè)普通的輸入引腳，將復(fù)位信號(hào)輸入FPGA，程序?qū)斎氲碾娖竭M(jìn)行判定，然后對(duì)FPGA進(jìn)行復(fù)位。且通過(guò)硬件對(duì)FPGA復(fù)位進(jìn)行控制的只有人工復(fù)位，其余的復(fù)位信號(hào)直接通過(guò)引腳輸入FPGA，F(xiàn)PGA在內(nèi)部編程實(shí)現(xiàn)各復(fù)位信號(hào)的綜合控制。FPGA復(fù)位外部硬件電路設(shè)計(jì)如圖8所示。

圖8 FPGA中復(fù)位設(shè)計(jì)

當(dāng)按下復(fù)位鍵后，電容不斷放電，1點(diǎn)電壓不斷減小，直至為0，輸入有效的復(fù)位信號(hào)。當(dāng)松開(kāi)復(fù)位鍵后，電容不斷充電，直至電壓為3.3 V。加入電容可以防止按復(fù)位鍵時(shí)產(chǎn)生的抖動(dòng)而使得FPGA中無(wú)法正常判斷輸入復(fù)位的邏輯。在抖動(dòng)的過(guò)程中，時(shí)間很短，電容來(lái)不及充放電，故1點(diǎn)的電壓基本保持不變，輸入的復(fù)位邏輯保持不變。

FPGA高速串口的設(shè)計(jì)主要包括引腳的選擇及屬性的設(shè)置。StratixⅡ GX 系列FPGA為用戶提供豐富的高速串口資源?？紤]PCB布板的合理性，選用其中一組作為高速串口接口即可。FPGA中高速串口設(shè)計(jì)如表2所示。

表2 FPGA中高速串口設(shè)計(jì)

選擇E1和E2作為高速串口中接收端，選擇C4和C5作為高速串口中的發(fā)送端。

3.3 光電電路相關(guān)硬件實(shí)現(xiàn)

高速串口的外圍硬件電路的設(shè)計(jì)主要包括FPGA高速串口與光電轉(zhuǎn)換器連接的設(shè)計(jì)以及光電轉(zhuǎn)換器相關(guān)硬件設(shè)計(jì)。

FPGA高速串口與光電轉(zhuǎn)換器連接的電路主要完成光纖接口和FPGA接口之間的信號(hào)轉(zhuǎn)化和匹配的問(wèn)題，通過(guò)轉(zhuǎn)化實(shí)現(xiàn)信號(hào)的正常識(shí)別和連通。高速串口和光電轉(zhuǎn)換器的連接如圖9所示。

圖9 高速串口外圍電路設(shè)計(jì)

電路主要分為兩個(gè)部分，接收部分和發(fā)射部分。對(duì)于兩部分電路來(lái)說(shuō)，原理相同。從獨(dú)立的數(shù)據(jù)通路來(lái)看，均是在數(shù)據(jù)的輸出端首先經(jīng)過(guò)一對(duì)電容隔去直流影響，再經(jīng)過(guò)較長(zhǎng)的布線到達(dá)數(shù)據(jù)的接收端，在接收端再加入隔值電容（阻止直流信號(hào)通過(guò)），然后通過(guò)上拉和下拉電阻，給差分信號(hào)一個(gè)穩(wěn)定的直流偏置，將偏置之后的信號(hào)送給數(shù)據(jù)的接收端。從整體來(lái)看，發(fā)射部分和接收部分不同之處主要在于各通路的信號(hào)流向不同。對(duì)于發(fā)送通路來(lái)說(shuō)，信號(hào)是由FPGA流向光電轉(zhuǎn)換器；對(duì)于接收通路來(lái)說(shuō)，信號(hào)流向是光電轉(zhuǎn)換器流向FPGA。由于信號(hào)的流向相反，硬件電路的設(shè)計(jì)也相反。且在發(fā)射部分，省去了光纖接口附近的電容。發(fā)射部分和接收部分的另外一個(gè)不同點(diǎn)就是供電的電源不同，導(dǎo)致直流偏置的電源也不同。FPGA接口由FPGA的3.3 V供電，故偏置電路中也用FPGA3V3（FPGA的3.3 V電源）來(lái)驅(qū)動(dòng)偏置電路，而光纖接口由D3V3（外部電源直接提供的3.3 V電源）供電，故靠近光纖接口的偏置電路由D3.3 V來(lái)驅(qū)動(dòng)。

光電轉(zhuǎn)換器的設(shè)計(jì)主要就是光電轉(zhuǎn)換器型號(hào)的選取及外圍電路的設(shè)計(jì)。光電轉(zhuǎn)換器型號(hào)選用0EA02-F04-343-313-01Y。

光電轉(zhuǎn)換器的相關(guān)電路設(shè)計(jì)如圖10所示。

圖10 光電轉(zhuǎn)換器電路設(shè)計(jì)

光電轉(zhuǎn)換器的電源是由外部提供的3.3 V電源經(jīng)過(guò)LC濾波得到的直流電源。接收和發(fā)射分別供電。特別設(shè)計(jì)一個(gè)LED燈指示接收是否出錯(cuò)。

4 RapidIO接口的連通性驗(yàn)證

將該RapidIO接口模塊引入到無(wú)線電通信系統(tǒng)中，由于發(fā)送時(shí)功率較大，所以發(fā)信系統(tǒng)基帶信號(hào)處理系統(tǒng)和射頻信號(hào)處理系統(tǒng)之間物理上相隔較遠(yuǎn)，必須使用遠(yuǎn)距離的RapidIO傳輸信號(hào)。

對(duì)于發(fā)射通路，音頻信號(hào)源SFG-2104函數(shù)信號(hào)發(fā)生器產(chǎn)生2 K的基帶信號(hào)，經(jīng)基帶信號(hào)處理系統(tǒng)處理完畢后，將基帶信號(hào)通過(guò)RapidIO接口傳送到射頻信號(hào)處理系統(tǒng)。射頻模塊將信號(hào)采用上邊帶調(diào)制方式進(jìn)行處理，載頻為3 M，最終得到3.002 M射頻信號(hào)。示波器1通道測(cè)試基帶模塊的輸入音頻測(cè)試點(diǎn)，2通道測(cè)試射頻模塊輸出射頻信號(hào)。實(shí)驗(yàn)結(jié)果如圖11所示。

圖11 發(fā)射通路實(shí)驗(yàn)結(jié)果圖

圖11中示波器上方為音頻輸入信號(hào)，下方為射頻輸出信號(hào)。可以證明基帶單元到射頻單元的數(shù)據(jù)發(fā)送通路正常。

結(jié)果證明，信號(hào)可以通過(guò)RapidIO接口進(jìn)行傳輸。

5 小結(jié)

文章詳細(xì)介紹了基于FPGA+DSP架構(gòu)的RapidIO接口的硬件設(shè)計(jì)與實(shí)現(xiàn)。主要從硬件基礎(chǔ)平臺(tái)、RapidIO接口模塊的設(shè)計(jì)與實(shí)現(xiàn)兩個(gè)方面介紹了RapidIO的硬件設(shè)計(jì)。硬件的設(shè)計(jì)所用到的芯片主要有FPGA、DSP、光電轉(zhuǎn)換器、電源芯片、晶振等。而對(duì)于每種芯片在硬件實(shí)現(xiàn)中的應(yīng)用都做了詳細(xì)的說(shuō)明。最后對(duì)該硬件設(shè)計(jì)的可行性進(jìn)行了實(shí)驗(yàn)驗(yàn)證。該種RapidIO接口的設(shè)計(jì)思想，將光電轉(zhuǎn)換器的引入到系統(tǒng)中，成功地?cái)U(kuò)展了RapidIO的傳輸距離，具有較強(qiáng)的實(shí)用性。文章最后對(duì)RapidIO的可用性進(jìn)行了驗(yàn)證，但是對(duì)其性能沒(méi)有系統(tǒng)地驗(yàn)證，有待進(jìn)一步研究。

[1] Chini P, Giambrene G, Kota S．A Survey on mobile satellite systems[J]. International Journal of Satellite Communications, 2010，28(1): 29-57．

[2] 朱碧偉, 張捷, 田驊. 基于FPGA短波通信發(fā)信終端實(shí)現(xiàn)[J]. 微型電腦應(yīng)用, 2011(8): 13-14．

[3] 宋宇飛, 李小平, 周正. 基于DDS芯片AD9852的數(shù)字短波通信發(fā)射機(jī)設(shè)計(jì) [J]. 信息技術(shù), 2012(5): 69-70．

[4] 王誠(chéng), 蔡海寧, 吳繼華. Altera FPGA/CPLD設(shè)計(jì)[M]. 北京: 人民郵電出版社, 2011．

[5] Altera Corporation．Stratix II GX device handbook, volume 1 [EB/OL]. 12343 Hymeadow, 101 Innovation DriveSan Jose, CA 95134, 2007．

[6] Texas Instruments. TMS320C6455 Fixed-Point Digital Signal Processor [EB/OL]. http://www.ti.com. Oct, 2007．

[7] 汪安民, 張松燦, 常春藤. TMS320C6000實(shí)用技術(shù)與開(kāi)發(fā)案例 [M]. 北京: 人民郵電出版社, 2008．

[8] TPS74901 EVM-210 User Guide. [EB/OL]. http://www.ti.com. Oct, 2013．

[9] CY2308 3.3 V zero delay buffer. [EB/OL]. http://www.seekdatasheet.com. Oct, 2013．

[10] Altpll megafunction. [EB/OL]. http://www.altera.com/. Oct, 2013.

Design and implementation of Rapidio hardware interface based on FPGA+DSP

Yu Huidong, Gong Haoyan, Wang Shulei

(Navy Troop 92145, PLA, Shanghai 200080, China)

RapidIO Protocol has been widely used in high-performance embedded systems because of its high transmission efficiency, low system cost and good system stability. The traditional RapidIO bus is dedicated to realizing of backplane interconnection such as between devices, between boards or between subsystems in the same chassis or within the same system. In order to maintain the consistency of the bus for the interconnection of multiple embedded systems, and to make RapidIO bus applicable between chassis, The RapidIO bus range needs to be expanded. In this paper, the implementation scheme of general RapidIO interface hardware based on FPGA+DSP architecture is proposed. By introducing the photoelectric module, the RapidIO LVDS signal is converted into an optical signal, and the signal is transmitted between the chassis, which successfully expands the RapidIO transmission distance and solves the problem that the RapidIO transmission distance is limited to in one chassis. The RapidIO interface implementation scheme from the hardware aspect is expounded. Finally, the experimental platform is built to test the connectivity of the implemented RapidIO bus, which proves the feasibility of the scheme.

TP393.0

A

1003-4862（2022）01-0049-05

2021-03-17

余暉冬（1985-），男，研究生，助理工程師，主要從事通信技術(shù)。E-mail：yuhuidong1115@163.com