邱文清

（福建星網(wǎng)銳捷通訊股份有限公司，福建 福州 350000）

0 引言

目前筆記本的內(nèi)存條主要采用DDR4 顆粒來生產(chǎn)，極少采用LPDDR4 顆粒來生產(chǎn)內(nèi)存條，LPDDR4 顆粒由于功耗低、體積小，主要采用貼片的工藝應用于主板上。由于DDR4 顆粒和LPDDR4顆粒的物料價格是隨市場行情波動的，經(jīng)常存在相同容量的DDR4 顆粒和LPDDR4 顆粒的價格不同，因此產(chǎn)生了使用成本更低的顆粒來生成內(nèi)存條的需求

但是，LPDDR4 內(nèi)存條和DDR4 內(nèi)存條的供電需求不同，LPDDR4 內(nèi)存條的VDDQ 引腳需要1.1V 電壓，VPP 引腳需要1.8V 電壓，DDR4 內(nèi)存條的VDDQ 引腳需要1.2V 電壓，VPP 引腳需要2.5V 電壓；傳統(tǒng)的主板內(nèi)存槽并不能自適應匹配兩種內(nèi)存條。因此，如何提供一種自適應匹配LPDDR4 內(nèi)存條和DDR4 內(nèi)存條的裝置，實現(xiàn)自適應匹配LPDDR4 內(nèi)存條和DDR4 內(nèi)存條，成為一個亟待解決的問題。

1 設計總體思路

該設計要解決的技術問題，在于提供一種自適應匹配LPDDR4 內(nèi)存條和DDR4 內(nèi)存條的裝置主板，實現(xiàn)自適應匹配LPDDR4 內(nèi)存條（見圖1）和DDR4 內(nèi)存條（見圖2）。

圖1 LPDDR4 SODIMM 條

圖2 DDR4 SODIMM 條

1.1 總體思路

主板裝置內(nèi)存槽由260pin 組成，其中第87pin 和第100pin來識別插入的內(nèi)存條類型，LPDDR4 內(nèi)存條的第87pin 和第100pin 設計置低，DDR4 內(nèi)存條第87pin 和第100pin 設計為NC；當LPDDR4 內(nèi)存條接入時，主板SODIMM01 的一側第87pin 和第100pin 拉低，信號DDR_SEL0 及LPD4-DET0 置低，這兩根信號主要來控制VDDQ 和VPP 電平的切換。①DDR_SEL0 信號置低，PMIC（U27）會把VDDQ 設置1.1V，滿足LPDDR4 供電；②LPD4-DET0 置低，通過MOS 管外圍供電切換電路，使VPP 的供電源頭+VSWIN 會切換為+V1.8A，此時PMIC（U27）會輸出VPP切換為1.8V，滿足LPDDR4 時序要求。

當DDR4 內(nèi)存條接入時，DDR_SEL0 及LPD4-DET0 此時為NC，PMIC 會把VDDQ 設置1.2V，滿足DDR4 供電，同時外圍供電切換電路，使VPP 的供電源頭+VSWIN 會切換為+V3.3A，此時PIMC（U27）會輸出VPP 切換為2.5V，滿足DDR4 時序要求，從而實現(xiàn)不管接入的是哪一種類型內(nèi)存條都可自適應。目前設計的邏輯只要有一個SODIMM 槽上插入LPDDR4 內(nèi)存條，供電即會切換為LPDDR4 模式，設計為雙槽應用（見圖3）。

圖3 新型外圍供電電路的電路

1.2 具體實施方法

該設計有幾部分組成：首先主板內(nèi)存槽第87pin 和第100pin來判斷接入內(nèi)存條這兩個pin 的狀態(tài)是置低（見圖4）還是空閑（見圖5），置低說明接入時LPDDR4 條，空閑說明接入是DDR4條；其次外圍電路控制VPP 的輸出電壓原理設計見圖6、圖7；滿足供電和時序要求，具體實施方式：

圖4 LPDDR4 內(nèi)存條第87pin 和第100pin 設置置低

圖5 DDR4 內(nèi)存條第87pin 和第100pin 設置空閑

圖6 新型電源管理電路的電路圖（一）

內(nèi)存條（DDR4 顆粒）金手指87pin 和100pin 設計NC，內(nèi)存條（LPDDR4 顆粒）金手指87pin 和100pin 設計置低。

LPDDR4 內(nèi)存條接入時，主板內(nèi)存槽一側87pin 及100pin 拉低，此時DDR_SEL0 及LPD4-DET0 兩根信號置低，當DDR_SEL0 置低，PMIC（U27）會把VDDQ 設置為1.1V；當LPD4-DET0 置低，通過電路設計圖7 Q21 Q25 不導通，Q17 導通，輸出+VSWIN 為+V1.8A，故VPP 輸出1.8V。

DDR4 內(nèi)存條接入時，主板內(nèi)存槽一側87pin 及100pin NC，定義此時DDR_SEL0 及LPD4-DET0 兩根信號置高，當DDR_SEL0 置高，PMIC（U27）會把VDDQ 設置為1.2V（見圖7），當LPD4-DET0 置高，通過電路設計（見圖7）Q21 Q25 導通，Q17不導通，輸出+VSWIN 為+V3.3A，VPP 輸出2.5V，最終實物（見圖1）。

圖7 新型電源管理電路的電路圖（二）

1.3 技術點

主板端實現(xiàn)LPDDR4 SODIMM 內(nèi)存及DDR4 SODIMM 內(nèi)存兼容，首先技術上滿足如下2 點。

（1）每個SODIMM 增加4 根SOC 引出的LPDDR4 內(nèi)存控制信號，原為NC。

MEM_CH0_CKE1B（SOC BG54）CONNECT TO SODIMM0 PIN104

MEM_CH0_CKE0B（SOC BH54）CONNECT TO SODIMM0 PIN105

MEM_CH0_CS1A （SOC BL44）CONNECT TO SODIMM0 PIN162

MEM_CH0_CS0B （SOC BJ42） CONNECT TO SODIMM0 PIN165

MEM_CH1_CKE1B（SOC BL12） CONNECT TO SODIMM1 PIN104

MEM_CH1_CKE0B （SOC BJ13） CONNECT TO SODIMM1 PIN105

MEM_CH1_CS1A （SOC BG2） CONNECT TO SODIMM1 PIN162

MEM_CH1_CS0B （SOC BF1） CONNECT TO SODIMM1 PIN165

（2）LPDDR4 與DDR4 在供電電壓（VDDQ）及時序電壓（VPP）上不一樣，需要解決主板上電源電壓可以自適應切換。

2 改善

改善主要在BIOS 的SPD 設置上，LPDDR4 內(nèi)存條不能做到像DDR4 內(nèi)存條那樣，SPD 信息自適配能力，LPDDR4 內(nèi)存條在不同顆粒容量大小設置不同且單一設置，已驗證使用的是單顆2GB，一根內(nèi)存條貼2 片顆粒，總容量4GB，主要設置信息如下：

RankSize = 1024, DQBusWidth = 32, DeviceWidth = 2, Dram－Density[2] = 8 |

DIMM0 Memory Size: 2048, System Mem 2048 in MB

windy_debug_memory glk BxtSeries=3

RankSize = 1024, DQBusWidth = 32, DeviceWidth = 2, Dram－Density[2] = 8 |

DIMM1 Memory Size: 2048, System Mem 4096 in MB

不足為BIOS 部分，使用DDR4 內(nèi)存條的主板如果要使用LPDDR4 不同容量的內(nèi)存，BIOS 要重新配置燒錄否則無法開機。

后續(xù)完善可以讓BIOS 工程師做開發(fā)兼容，解決手動燒錄問題。

3 結論

該設計可產(chǎn)出的效益：半導體內(nèi)存顆粒是行情物料，根據(jù)市場行情調(diào)整價格，經(jīng)常出現(xiàn)兩種不同顆粒同容量存在差價，該設計可以應用及平衡在不同行情時期選擇最低成本方案。如某企業(yè)一年用30 萬條DDR4 內(nèi)存條，兩種不同顆粒組成價格相差3美元（約19.10 元人民幣），一年原材料成本可節(jié)省90 萬美元（約573.126 萬元人民幣），直接帶來企業(yè)的成本效益，使產(chǎn)品更具有市場競爭力。