莫立濤，李宏偉，湛 暉，張昕明，黃 妍，呂國輝,*

(黑龍江大學 a. 光纖傳感技術國家地方聯(lián)合工程研究中心; b. 電子工程學院，哈爾濱 150080)

0 引 言

基于光纖激光的傳感技術在信噪比、測量精度、抗干擾能力、遠距離傳輸方面有明顯的優(yōu)勢[1]，尤其是在分布式和高精度光纖傳感測量中，激光拍頻探測[2-3]已成為微弱信號放大和高精度信號提取的關鍵技術。近年來，學者們在激光拍頻探測方面主要采用頻譜儀進行測量射頻信號，這種儀器體積龐大、價格昂貴，難以在實際工程中得到應用。有學者將射頻技術中的混頻技術應用于拍頻信號處理，將GHz的頻率信號通過混頻降至中頻甚至更低，便于高速信號采集和信號處理，可有效降低系統(tǒng)對高速模數(shù)轉換和數(shù)據(jù)處理器件的要求，符合實際需求。本文以FPGA技術為核心，通過拍頻探測和混頻處理之后，應用高速ADC將信號采集到FPGA中進行處理，解調(diào)出激光的頻差信息，對降低光纖傳感系統(tǒng)的成本，促進系統(tǒng)的小型化和集成化奠定基礎。

1 雙路激光拍頻解調(diào)

待解調(diào)的雙路單頻光纖激光器的波長間隔為5～30 pm，根據(jù)拍頻計算：

(1)

其中:波長λ=1 545.5 nm，光速c=3.0×108m·s-1，Δλ=5～30 pm，計算出理論上經(jīng)光電探測器輸出的拍頻電信號的頻率為0.63～3.77 GHz[4]。若直接通過高速ADC將射頻域拍頻信號采集到FPGA中進行處理，對ADC的采樣速率要求高，采樣率在GHz的ADC價格昂貴，技術指標要求高。可先將拍頻信號下變頻，再由高速ADC采樣到FPGA中進行數(shù)字信號處理。電路的系統(tǒng)框圖見圖1。由圖1可見，兩臺中心波長為1 550.001～1 550.601 nm的單頻光纖激光器發(fā)出雙路激光信號，經(jīng)2×1耦合器在合束的過程中產(chǎn)生光的干涉，照射到光電探測器的光敏面上產(chǎn)生拍頻信號，探測器的響應速度較快，能夠輸出拍頻電信號，信號的頻率為幾個GHz。在中頻信號調(diào)理電路中，拍頻信號經(jīng)0.05～6 GHz前級射頻運算放大器的處理后送入混頻電路模塊，高增益的射頻放大器可放大微弱信號的功率值。在混頻電路中能夠將射頻域信號下變頻為中頻信號，其中混頻器可提供10 MHz至6 GHz的寬動態(tài)范圍頻率轉換，本振信號發(fā)生器能夠輸出35～4 400 MHz的本振信號。再通過截止頻率為50 MHz的低通濾波器以及0.01～2 GHz后級中頻放大器的濾波放大后將信號傳輸?shù)紽PGA解調(diào)電路中，中頻調(diào)理后的拍頻電信號傳入高速ADC中進行模數(shù)轉換，F(xiàn)PGA采集轉換好的時域信號經(jīng)FFT作用后實現(xiàn)時頻變換，從而解析出雙路激光的頻差信息，最后通過千兆網(wǎng)口通信，將測量信息傳輸至PC機上存儲與顯示。

圖1 雙路激光拍頻解調(diào)電路Fig.1 Dual laser beat frequency demodulation circuit

1.1 混頻電路

在混頻電路中，通過本振信號發(fā)生器產(chǎn)生射頻域本振信號與拍頻信號在混頻器中下混頻，將拍頻信號下變頻為中頻信號。電路輸出拍頻信號頻率為0.41～3.45 GHz，采用ADF4351頻率合成器芯片作為本振信號發(fā)生器的主控芯片，通過三線式串行接口配置ADF4351片內(nèi)寄存器，使其能夠任意輸出35～4 400 MHz的本振信號[5]，功率為-9～0 dBm。

混頻器是實現(xiàn)雙路激光拍頻解調(diào)的關鍵模塊，經(jīng)過前級射頻放大器處理后的拍頻信號需下混頻才能將信號搬移至中頻，通過混頻器調(diào)頻拍頻信號頻率降為50 MHz以內(nèi)的中頻信號，在此條件下更利于實現(xiàn)數(shù)字信號采樣，以及后續(xù)基于FPGA的拍頻信號頻率解調(diào)。根據(jù)電路設計指標，ADL5801有源混頻器芯片較適合本設計，其功率轉換增益為1.8 dB，SSB噪聲系數(shù)為9.75 dB，輸入IP3為28.5 dBm，1 dB壓縮點為13.3 dBm，可提供10 MHz至6 GHz的寬動態(tài)范圍頻率轉換。

基于ADL5801的內(nèi)部功能框圖見圖2。由圖2可見，主要由混頻器內(nèi)核、LO放大器、RF電壓電流轉換器、RF檢波器以及偏置電路組成。ADF4351輸出的本振信號經(jīng)LO放大器后進入混頻器內(nèi)核，光電探測器輸出的拍頻信號被RF電壓電流轉換器轉換為射頻電流，與本振信號一起進入混頻器內(nèi)核，偏置電路為各模塊提供基準電流。此外，射頻輸入端口RFIP/RFIN的輸入功率為0～20 dBm，本振輸入端口LOIP/LOIN的輸入功率為-10～10 dBm，混頻輸出端口IFON/IFOP的輸出功率最大值為0 dBm。

圖2 ADL5801內(nèi)部功能Fig.2 ADL5801 internal function

1.2 FPGA內(nèi)高速ADC控制模塊設計

根據(jù)FPGA解調(diào)電路的設計需求，高速ADC選用Analog Devices公司生產(chǎn)的模數(shù)轉換芯片AD9653實現(xiàn)，該芯片為4通道、16位、采樣速率最高可配置為125MSPS的串行LVDS(低電壓差分信號)模數(shù)轉換器[6]。根據(jù)AD9653芯片特性，所設計的高速ADC控制模塊的連接關系見圖3。

圖3 高速ADC控制模塊連接關系Fig.3 High speed ADC control module connection

模擬端，AD9653支持4通道同步模數(shù)轉換，而在本設計中，只需利用單通道。由于芯片的模擬輸入接口不存在直流偏置，在交流耦合中，需利用VCM引腳提供電平大小為VCM=AVDD/2的共?；鶞孰妷?，AVDD為模擬電源引腳。

數(shù)字端，F(xiàn)PGA芯片與AD芯片以及外圍模塊相連，其中DCO±、FCO±、CLK_Driver±為時鐘引腳，DCO±、FCO±由AD芯片輸入FPGA內(nèi)，作為FPGA接收離散數(shù)據(jù)時的位對齊與幀對齊，CLK_Driver±則由FPGA輸入AD芯片內(nèi)部，作為供ADC工作的采樣時鐘，頻率大小為125 MHz。Data_H/Data_L為經(jīng)ADC轉換完成的單比特高8位數(shù)據(jù)與低8位數(shù)據(jù)，由AD9653輸入到FPGA內(nèi)部后，以差分幀輸出時鐘FCO±為基準進行串并轉換后由Data_CH接口輸出，供外圍其它模塊使用。Data_VLD為16位數(shù)據(jù)轉換完成標志信號，每當一幀數(shù)據(jù)轉換完成后，拉高Data_VLD信號。AD9653中的SPI接口由SDIO、SCLK和CSB 3個引腳組成，SCLK為串行時鐘引腳，用于同步寫入和讀取數(shù)據(jù)，時鐘頻率為25 MHz；SDIO為串行輸入輸出引腳，用于將數(shù)據(jù)寫入內(nèi)部寄存器或從內(nèi)部寄存器中讀取數(shù)據(jù)；CSB為片選引腳，低電平有效，用于控制啟用或禁用讀寫周期。在硬件電路設計中，SPI 3個引腳都直接與FPGA相連，由FPGA根據(jù)具體情況設置SPI引腳的電氣標準，通過SPI接口編程控制ADC內(nèi)部的結構寄存器，為模數(shù)轉換器配置特定的功能或操作。由于AD9653默認采樣率為20MSPS，因此需要通過SPI配置使其采樣率達到最高，即125MSPS。

在QuartusⅡ13.1開發(fā)環(huán)境中編寫高速ADC控制模塊RTL代碼以及測試文件，經(jīng)分析綜合后在Modelsim中的仿真波形見圖4，符合AD9653的工作時序。當SPI配置完成，即初始化完成信號AD9653_int_done拉高時，SPI初始化成功，AD9653開始進行數(shù)據(jù)傳輸。

圖4 AD9653控制模塊功能仿真Fig.4 AD9653 control module function simulation

功能仿真后，對高速ADC控制模塊進行上板驗證，其中信號發(fā)生器的模擬信號輸出端連接AD9653的通道一，AD9653的工作狀態(tài)受FPGA控制。設置信號發(fā)生器輸出頻率10 MHz、幅值2 V的正弦波信號后，將程序燒錄到FPGA芯片，通過Signal Tap Ⅱ Logic Analyzer(邏輯分析儀)軟件實時抓取信號線上的數(shù)據(jù)，以此觀察設計中內(nèi)部節(jié)點情況，在邏輯分析儀中，設置采樣時鐘頻率為50 MHz，采樣深度設置為64 k，得到的AD9653采樣波形見圖5。由圖5可見，對輸入數(shù)據(jù)解串行后，16位并口Data_CH顯示了所抓取到的10 MHz規(guī)律正弦波信號。

圖5 邏輯分析儀抓取到的ADC采樣波形Fig.5 Logic analyzer captures ADC sampling waveform

1.3 FPGA內(nèi)FFT數(shù)值處理模塊設計

雙路激光拍頻信號經(jīng)過混頻器、低通濾波器處理后得到50 MHz以內(nèi)的中頻信號，應用高速ADC將中頻信號采集到FPGA解調(diào)電路中進行數(shù)字信號處理，其中，F(xiàn)FT數(shù)值處理模塊是FPGA解調(diào)電路設計的核心。FFT數(shù)值處理模塊由脈沖控制模塊、FFT運算模塊、FFT存儲模塊、FFT控制模塊、FFT取模模塊組成，通過FFT數(shù)值處理模塊完成點序列時頻變換，解析出雙路激光拍頻信號的頻譜信息。該模塊的計算量占到本設計中FPGA計算量的70%以上，因此提高FFT數(shù)值處理模塊的運算效率可直接提升FPGA解調(diào)電路的實時性能。FFT數(shù)值處理模塊系統(tǒng)框圖見圖6。

圖6 FFT數(shù)值處理模塊功能Fig.6 FFT numerical processing module function

FFT的變換速度以及點數(shù)可提高FFT解調(diào)的實時性以及頻率分辨率。選擇Quartus Ⅱ 13.1提供的資源耗費和吞吐量都較大的Streaming模式下的FFT_v13.1 IP核來完成時頻變換。配置該IP核的輸入數(shù)據(jù)長度=16 384，輸入序列為二進制補碼格式的順序復數(shù)序列，轉換完成后分別倒序輸出轉換后序列的實部與虛部[7-8]。

在Quartus Ⅱ13.1FPGA開發(fā)環(huán)境中應用Verilog HDL硬件描述語言按照模塊化的設計思想對各子模塊進行了設計與仿真，構建了FFT數(shù)值處理模塊。FFT數(shù)值處理模塊的工作原理如下：脈沖控制模塊pulse_ctrl輸出占空比約為0.4的脈沖信號pulse傳入FFT存儲模塊dcfifo1的寫請求端口wrreq，實現(xiàn)對經(jīng)ADC采集進來的拍頻數(shù)字信號data_in的截取處理，將輸入數(shù)據(jù)的速率降為50 MHz。FFT存儲模塊緩存脈沖處理后的數(shù)字信號，當存儲模塊不為空且由FFT運算模塊，即FFT IP核傳遞給FFT控制模塊fft_ctrl的準備完成信號fft_ready有效時，F(xiàn)FT存儲模塊的讀請求信號rdreq被拉高，控制存儲模塊讀取數(shù)據(jù)并傳遞到FFT運算模塊的實部輸入數(shù)據(jù)信號線sink_real上，并使輸入數(shù)據(jù)能夠滿足FFT內(nèi)核所要求的Streaming I/O數(shù)據(jù)流格式，每一幀將16 384個采樣值傳入FFT 內(nèi)核，由于輸入數(shù)據(jù)只有實部，所以將FFT 內(nèi)核的虛部輸入數(shù)據(jù)信號線sink_imag接地。最后將每一幀時頻變換后得到的實部source_real與虛部source_imag依次送入FFT取模模塊data_modulus即可計算出雙路激光拍頻信號的模值，經(jīng)過16 384個時鐘周期后，將計算結果data_modulus以倒序方式依次存入外部存儲器中，完成FFT數(shù)值處理模塊全部計算。

通過Matlab生成10 MHz的模擬正弦波輸入文件讀取到Quartus Ⅱ13.1中，編寫FFT數(shù)值處理模塊測試文件，經(jīng)編譯后在Modelsim中的仿真波形見圖7。由圖7可見，3幀16 384點長度的FFT模值數(shù)據(jù)，即雙路激光拍頻信號3次FFT變換各頻率點下的幅值信息，由于FFT幅值結果具有對稱性，在每一幀中可以清晰地分辨出兩個成中心對稱的頻率成分，即10 MHz的正弦信號。每一幀數(shù)據(jù)的傳遞均由sop、eop、valid信號組成，且連續(xù)傳輸，滿足Streaming I/O數(shù)據(jù)流格式。在這種算法下完成數(shù)據(jù)錄入的時間點為360.504 961 μs,完成數(shù)據(jù)輸出時間點為484.752 936 μs，中間計算時間為124.247 975 μs。

圖7 FFT數(shù)值處理模塊功能仿真Fig.7 FFT numerical processing module function simulation

使用Matlab驗證FFT數(shù)值處理模塊的Modelsim仿真結果，在Matlab中調(diào)用同樣的FFT算法對10 MHz時域數(shù)據(jù)進行運算，并且控制其余變量均相同，將Matlab運算得到的結果與Modelsim仿真結果進行比較，結果對比見圖8。由圖8可見，兩者計算產(chǎn)生的頻譜圖幾乎重合，能夠清晰地分辨出10 MHz信號的頻率譜峰，由于Matlab產(chǎn)生的計算結果可認為是準確的，因此FFT數(shù)值處理模塊的Modelsim仿真結果具有很高的準確度，進一步驗證了在FPGA內(nèi)所設計的FFT數(shù)值處理模塊的正確性，在一定的誤差范圍內(nèi)，利用FFT數(shù)值處理模塊能夠實現(xiàn)對拍頻信號頻譜數(shù)據(jù)的準確解調(diào)。

圖8 Matlab與Modelsim仿真結果比較Fig.8 Comparison of simulation results between Matlab and Modelsim

2 電路測試

雙路光纖激光拍頻信號解調(diào)電路的總體測試流程見圖9。上電后首先初始化雙路激光信號的波長間隔、ADF4351本振信號發(fā)生器頻率以及功率值，然后根據(jù)實驗指標，即在5～30 pm內(nèi)手動調(diào)整雙路激光波長間隔值，以及連續(xù)調(diào)整ADF4351輸出本振信號的頻率值，每次頻率步進后，F(xiàn)PGA控制高速ADC連續(xù)采樣中頻調(diào)理后的拍頻信號并通過FFT數(shù)值處理模塊進行時頻變換、取模。由于通過FFT變換得到的頻譜數(shù)據(jù)具有對稱性，因此每次取半幀，即8 192點數(shù)據(jù)長度的頻譜計算結果邊緩存邊通過千兆網(wǎng)絡發(fā)送至上位機存儲顯示，若頻譜圖中含有50 MHz以內(nèi)的頻率譜峰，說明下變頻完成，固定本振信號頻率值。最后分析確定出頻譜圖中信號的頻率值與本振信號頻率值相加，即可解析出雙路激光信號的頻差信息。

圖9 電路總體測試流程Fig.9 Overall circuit test flow

固定一臺單頻光纖激光器的波長為1 550.210 nm，在實驗指標范圍內(nèi)以5 pm為單位，通過逐次改變另一臺激光器的波長來調(diào)整雙路激光信號的波長間隔，通過實驗得到的6組數(shù)據(jù)見表1，經(jīng)擬合得到的拍頻信號頻率值隨波長間隔變化關系見圖10。由圖10可見，雙路激光拍頻信號的頻率值隨波長間隔的增大而增大，兩者呈良好的線性關系。

圖10 拍頻信號頻率隨波長間隔變化關系Fig.10 Relationship between beat frequency and wavelength interval

表1 雙路激光拍頻探測電路測試數(shù)據(jù)Table 1 Test datas of dual laser beat frequency detection circuit

在5～30 pm范圍內(nèi)每次固定雙路激光波長間隔后，調(diào)整ADF4351本振信號發(fā)生器輸出信號的頻率值，使得經(jīng)光電探測器探測產(chǎn)生的射頻域拍頻信號與本振信號在混頻電路中發(fā)生混頻后，通過E4440A頻譜儀能觀測到50 MHz以內(nèi)的拍頻信號。波長間隔為30 pm時，當調(diào)整本振信號發(fā)生器輸出3.407 GHz的信號時，頻譜儀中出現(xiàn)了47.0 MHz的中頻信號，見圖11。由于實驗室環(huán)境信號干擾，頻域儀中加入了40 dB衰減，在0～50 MHz內(nèi)無其他頻率干擾信號，在高頻域有經(jīng)混頻器輸出的和頻以及其他組合頻率的信號，通過通帶截止頻率為50 MHz的橢圓低通濾波器濾除即可。

圖11 頻譜儀讀取混頻信號頻率值Fig.11 Spectrometer reads frequency value of mixing signal

現(xiàn)固定雙路激光信號波長間隔為5～30 pm內(nèi)的某個值，連續(xù)調(diào)整ADF4351本振信號發(fā)生器輸出信號的頻率值，當頻率為1.013 GHz時，經(jīng)混頻濾波后上位機頻譜圖內(nèi)含有50 MHz以內(nèi)的頻率信號，在該條件下得到的頻譜圖見圖12，由于采樣頻率為125MSPS，F(xiàn)FT變換點數(shù)為16 384點，根據(jù)下式：

圖12 上位機實時解調(diào)頻譜Fig.12 Real time demodulation spectrum of upper computer

Δf=fs/N

(2)

可計算出頻率分辨率約為7.6 kHz?？梢?，存在一定噪聲，但仍能夠清晰地分辨出25.7 MHz信號的頻率譜峰，將其與本振信號的頻率值相加即可解析出雙路激光信號的頻差信息。

3 結 論

將模擬與數(shù)字、混頻技術與FFT時頻變換相結合，設計了一種小型化、低成本、高分辨率、實時性好的基于FPGA的雙路光纖激光拍頻信號解調(diào)電路。經(jīng)實驗證明，本電路可以實現(xiàn)5～30 pm內(nèi)雙路光纖激光波長間隔的實時解調(diào)，應用于光纖傳感系統(tǒng)中，能夠準確推測出外界傳感信息作用的大小。