錢 樂 李 勝 張 弛 劉斯揚 孫偉鋒

(東南大學國家專用集成電路系統(tǒng)工程技術研究中心， 南京 210096)

氮化鎵高電子遷移率晶體管(GaN HEMT)作為新型寬禁帶半導體器件之一，具有導通電阻低、開關速度快和轉(zhuǎn)換效率高等優(yōu)點，更適合在高頻電力電子系統(tǒng)中使用[1-2].增強型(E-mode)GaN HEMT由于其常關特性更符合實際應用的要求，從而受到了廣泛關注與研究. 目前較為常用的2種增強型GaN HEMT分別為p-GaN柵結(jié)構(gòu)HEMT和級聯(lián)型GaN HEMT，并且均已在電力電子系統(tǒng)中得到應用[3].

當器件應用于帶有感性負載的電路或者寄生電感較大的電路中時，會遭受非鉗位感性負載開關(UIS)應力的影響，電感中存儲的能量會在器件關斷時對器件造成高壓沖擊. 對于傳統(tǒng)硅基器件，若UIS應力造成的電壓超過其體二極管的雪崩電壓，體二極管會發(fā)生雪崩并將器件兩端的電壓鉗位在一固定值，器件從而得到保護[4-6]. 而GaN HEMT結(jié)構(gòu)由于缺少體二極管,不具有雪崩能力[7]，因此UIS應力會給器件帶來較大的失效風險.

近幾年，國內(nèi)外一些研究人員對p-GaN柵結(jié)構(gòu)HEMT的UIS特性展開相關研究，并取得了一些進展[8-10]. 而級聯(lián)型GaN HEMT由于其內(nèi)部結(jié)構(gòu)較為復雜，內(nèi)部節(jié)點情況難以分析，有關級聯(lián)型GaN HEMT的UIS可靠性機理研究相對較少，且不夠深入.

本文將通過實驗和Silvaco計算機輔助設計(TCAD)軟件仿真，研究級聯(lián)型GaN HEMT的UIS可靠性機理.從器件內(nèi)部節(jié)點出發(fā)分析器件在單脈沖UIS應力下的耐受機理以及失效機理，并根據(jù)電參數(shù)退化情況分析器件在重復UIS應力下的退化機理.

1 器件結(jié)構(gòu)

本文選用Transphorm公司的650 V級聯(lián)型 GaN HEMT (TPH3206PSB)為研究對象[11]. 級聯(lián)型GaN HEMT由一個低壓金屬氧化物半導體場效應晶體管(LV-MOS)和一個耗盡型(D-mode)GaN HEMT級聯(lián)構(gòu)成，圖1(a)為器件的等效原理圖. 其中，D-mode GaN HEMT(D-HEMT)的剖面結(jié)構(gòu)如圖1(b)所示，主要包括Si襯底、緩沖層、GaN溝道層、AlGaN勢壘層、柵氧層以及各電極.

2 測試方法

2.1 單脈沖UIS測試

為了研究級聯(lián)型GaN HEMT在單脈沖UIS應力下的耐受能力及失效機理，將待測器件與感性負載L串聯(lián)，L值選取為1 mH，器件的柵壓(Vgs)設置為8 V/0 V，并固定電源電壓(VDC)為50 V. 圖2(a)顯示了測試電路的原理圖，柵驅(qū)動電路中的開電阻(Rg_on)與關電阻(Rg_off)均為50 Ω，所搭建的測試平臺如圖2(b)所示.圖中，Vpulse為柵脈沖信號電壓，C為濾波電容.測試中除了使用Transphorm

(a)級聯(lián)型GaN HEMT等效原理圖

(b)D-HEMT剖面結(jié)構(gòu)圖

公司的器件(器件1)之外，還通過PCB焊接的方式，將分立的650 V D-HEMT與分立的30 V/8 mΩ LV-MOS，配置成另一待測器件(器件2)，以探測內(nèi)部節(jié)點的電壓變化.

(a) 測試電路原理圖

(b) 測試平臺

級聯(lián)型GaN HEMT的單脈沖UIS測試步驟如下：①對器件1進行單脈沖UIS失效測試. 通過增加器件的導通時間(ton)使器件逐步接近風險點，直至器件發(fā)生失效. ②使用器件2對失效機理進行詳細分析與驗證. 采用該方法，便于觀測級聯(lián)型GaN HEMT的內(nèi)部節(jié)點情況，以便更好地分析單脈沖UIS應力下的失效機理.

2.2 重復UIS測試

為了研究級聯(lián)型GaN HEMT在重復UIS應力下的退化情況，本文選用的重復應力條件為L=1 mH，VDC=50 V，Vgs=8 V/0 V，ton=6 μs. 整個應力過程在室溫下進行，同時對器件的電參數(shù)進行監(jiān)測，包括閾值(Vth)、導通電阻(Ron)和關態(tài)漏電流(Idss)等. 然后，結(jié)合器件的參數(shù)退化情況與仿真結(jié)果，分析器件在重復UIS應力下的退化機理.

3 實驗結(jié)果與討論

3.1 UIS耐受機理

圖3為器件2在單脈沖UIS應力下的典型測試波形，其中ton=2.5 μs. 從圖3(a)和(b)可以看到，電感存儲的能量在器件關斷時釋放，對器件造成巨大的電壓沖擊. 圖3(c)顯示了器件內(nèi)部節(jié)點的電壓情況，隨著器件漏端電壓的不斷上升，LV-MOS的體二極管發(fā)生持續(xù)雪崩. 由于雪崩的作用,LV-MOS的漏端電壓固定在28 V左右(如圖3

(a) 柵壓

(b) D-HEMT漏壓

(c) LV-MOS漏壓

(c)中標號1所示). 在器件漏壓下降的過程中,LV-MOS先結(jié)束持續(xù)雪崩，后出現(xiàn)標號2所示的電壓鉗位過程. 圖3(d)顯示出流過器件的電流情況:在器件開啟時間內(nèi)，電流逐漸增大；器件關閉后，在器件漏壓上升的過程中，電流逐漸減??；當電壓到達峰值開始下降時，器件內(nèi)出現(xiàn)位移電流. 通過上述分析，可知在UIS應力過程中，由電感產(chǎn)生的高壓幾乎全部由器件中的D-HEMT承受.

3.2 單脈沖UIS條件下的器件失效機理分析

首先對器件1進行單脈沖UIS失效測試，失效器件的柵極與源極呈現(xiàn)短接狀態(tài). 對失效器件進行開蓋分析，從圖4(a)可以看到器件中的LV-MOS出現(xiàn)失效點，對其進行局部放大，如圖4(b)所示. 由器件1的失效測試可得出，單脈沖UIS應力致使LV-MOS發(fā)生損壞，而器件中的D-HEMT并無明顯損傷.

然后，使用器件2進行失效分析與驗證. 當ton=14 μs時，器件2出現(xiàn)失效現(xiàn)象. 由圖5(a)～(c)可知，器件關閉后漏壓迅速上升，在到達峰值瞬間，器件發(fā)生失效.

由圖5可知，器件關斷后,D-HEMT承受電感產(chǎn)生的大部分高壓(圖5(d)顯示最大值約為1 400 V),高壓導致高電場的產(chǎn)生，由此引發(fā)逆壓電效應[12]. 因此，D-HEMT器件的關態(tài)漏電增加，呈現(xiàn)出略微導通的狀態(tài). 此時，D-HEMT將不再承受高壓，兩端的電壓將會迅速減小并轉(zhuǎn)移到LV-MOS上. 從圖5(d)可以看出，LV-MOS的漏端電壓突然增大到70 V，遠遠超出該MOS的最大耐受電壓30 V. 高壓導致LV-MOS的損壞，從而致使級聯(lián)型GaN HEMT發(fā)生失效.

對比上述2次實驗，器件1中的失效位置得到驗證.為了進一步分析級聯(lián)型GaN HEMT的失效原因，本文使用TCAD仿真軟件對D-HEMT器件進行仿真研究. 仿真所使用的器件模型中設有GaN緩沖層(1 μm)、GaN溝道層(0.3 μm)以及AlGaN勢壘層(0.015 μm，Al的摩爾分數(shù)為0.23). 此外，源極與柵極間距Lsg為5 μm，柵極與漏極間距

(b) D-HEMT漏壓

(c) 漏端電流

(d) 失效瞬時圖

Lgd為28 μm. 并在仿真中加入以下主要物理模型:高場遷移率模型(GaNsat.n)、碰撞電離模型(selb)、俄歇復合模型(auger)、低場遷移率模型(albrct.n)、極化效應模型(ten.piezo)以及壓電效應模型(calc.strain)等. 通過使用上述模型，以確保仿真結(jié)果與實際測試結(jié)果具有較好的擬合度.

圖6為單脈沖UIS的仿真結(jié)果，圖中顯示出器件漏端電壓達到峰值時的電場分布情況. 漏端出現(xiàn)的高電場引發(fā)逆壓電效應，導致器件關態(tài)漏電增加,最終引起器件失效.

3.3 重復UIS條件下的電參數(shù)退化機理分析

研究器件在重復UIS應力下的退化機理時，需要設置合適的柵脈沖占空比，以保持器件殼溫基本不變. 在保持單個柵脈沖信號周期為1 ms、柵脈

圖6 仿真電場分布圖

沖重復次數(shù)為10 000的條件下，調(diào)整柵信號占空比. 由圖7(a)可知，當占空比小于1%時，器件殼溫與室溫基本一致. 據(jù)此，本文選用占空比為0.6%(ton=6 μs)的柵脈沖進行實驗. 基于測試方法中的重復應力測試條件，對器件1進行測試，測試波形如圖7(b)～(d)所示.

(a) 溫度與占空比關系

(b) 柵壓

(c) D-HEMT漏壓

(d) 漏端電流

在重復UIS應力下，每隔一段時間對器件的基本電學參數(shù)進行一次測試，包括導通電阻、閾值、反向?qū)ㄌ匦砸约瓣P態(tài)漏電. 由圖8可知,器件的導通電阻(見圖8(a))和反向?qū)ㄌ匦?見圖8(b))發(fā)生明顯的退化現(xiàn)象. 其中，導通電阻隨著UIS應力次數(shù)的增加，出現(xiàn)逐漸增大的趨勢，反向?qū)ㄌ匦砸部梢哉f明這一點. 由于在UIS應力過程中，D-HEMT器件承受絕大部分的高壓應力,因此D-HEMT的勢壘層中產(chǎn)生電子陷阱(以下簡稱陷阱). 陷阱會俘獲溝道中的電子[13]，從而引起導通電阻的增大. 隨著應力次數(shù)的增加,陷阱濃度變大，同時導通電阻呈現(xiàn)逐漸增大的趨勢，這一點將在下文結(jié)合仿真進行驗證.

(a) 導通電阻(Vgs=8 V)

(b) 反向?qū)ㄌ匦?Vgs=0 V)

從圖9可以看出，器件的閾值(見圖9(a))和關態(tài)漏電(見圖9(b))并沒有發(fā)生明顯退化. 這是由于級聯(lián)型GaN HEMT的開關管為LV-MOS，因此器件的閾值特性以及關態(tài)漏電情況主要由LV-MOS決定. 而重復過程的高壓應力主要由D-HEMT承受，因此LV-MOS保持了良好的閾值特性及漏電情況.

(a) 閾值(Vds=0.1 V)

(b) 關態(tài)漏電(Vgs=0 V)

最后，結(jié)合仿真對器件的退化原因進行分析與驗證. 通過在D-HEMT的緩沖層與勢壘層中分別加入不同濃度的陷阱，以得出發(fā)生退化的位置及程度. 對比發(fā)現(xiàn)，在緩沖層中加入陷阱對器件的導通電阻并無明顯影響. 而在器件的勢壘層中加入不同濃度的陷阱(見圖10(a))，器件的導通電阻則發(fā)生不同程度的變化，如圖10(b)所示. 據(jù)此，可以得出器件在重復UIS應力下其導通電阻的退化機理. 隨著重復UIS應力次數(shù)的增加，器件勢壘層中的陷阱逐漸增多，最終導致器件的導通電阻發(fā)生不斷退化.

(a) 陷阱注入?yún)^(qū)域圖

(b) 不同陷阱濃度下導通電阻的漂移曲線(Vgs=0 V)

根據(jù)上述研究結(jié)果，可以對器件結(jié)構(gòu)進行優(yōu)化設計. 考慮通過在器件漏端下方加入埋層的方法降低漏端電場，從而有效緩解器件在高壓下出現(xiàn)大電場導致器件失效的情況. 同時，電子陷阱被激發(fā)的概率減少，器件的退化程度得到有效控制.

4 結(jié)論

1) 本文結(jié)合實驗與仿真,研究了一款商用650 V級聯(lián)型GaN HEMT在單脈沖UIS應力下的耐受機理、失效機理，以及在重復UIS應力下的退化機理. 研究表明，級聯(lián)型GaN HEMT在耐受高壓時，器件中的D-HEMT起關鍵作用.

2) 器件在單脈沖UIS應力下的失效點出現(xiàn)在LV-MOS上，而D-HEMT并無明顯損壞. 這主要是由于單脈沖UIS應力產(chǎn)生的高電場導致D-HEMT漏電增加，引起LV-MOS兩端的電壓升高，最終使其損壞.

3) 根據(jù)實驗現(xiàn)象與仿真結(jié)果，發(fā)現(xiàn)重復UIS應力導致器件的勢壘層中產(chǎn)生陷阱，陷阱的積累引起相關電參數(shù)的退化. 該研究指出，UIS應力下器件失效點以及發(fā)生退化的具體位置，據(jù)此可以通過降低漏端電場的方法對器件的設計進行優(yōu)化.