劉寅虎，魯進(jìn)軍，蔡亮亮

（南京中車浦鎮(zhèn)海泰制動(dòng)設(shè)備有限公司， 南京 211800）

隨著軌道交通的迅速發(fā)展，城軌車輛在生活中扮演越來越重要的角色，制動(dòng)控制系統(tǒng)作為列車網(wǎng)絡(luò)的關(guān)鍵子系統(tǒng)，其可靠性是列車安全運(yùn)行的基本保障［1］。國(guó)內(nèi)地鐵車輛普遍采用微機(jī)控制的電氣指令式電控制動(dòng)系統(tǒng)，控制網(wǎng)路傳輸大量的諸如車速、車重、制動(dòng)級(jí)位、當(dāng)前電制動(dòng)力等制動(dòng)信息。當(dāng)系統(tǒng)發(fā)生故障時(shí)，列車只能采用純空氣制動(dòng)，會(huì)造成運(yùn)行的不穩(wěn)定，甚至引發(fā)安全事故［2］。因此對(duì)列車制動(dòng)系統(tǒng)進(jìn)行實(shí)時(shí)狀態(tài)監(jiān)控，及時(shí)消除安全隱患與故障，對(duì)列車的安全運(yùn)行具有重要意義。

CAN 總線具有靈活的通信方式、快速的通信速率以及良好的糾錯(cuò)檢錯(cuò)能力，在軌道交通方面已被大量應(yīng)用于制動(dòng)、空調(diào)、門控及牽引控制中［3］。在地鐵列車中，電子制動(dòng)控制單元（EBCU）是制動(dòng)系統(tǒng)的核心部件，主要實(shí)現(xiàn)制動(dòng)力計(jì)算、制動(dòng)控制、故障診斷、網(wǎng)絡(luò)通信等功能，各個(gè)EBCU之間的相互通信利用CAN 總線完成［4］。

在對(duì)CAN 總線常見故障的研究基礎(chǔ)上，采用基于數(shù)據(jù)驅(qū)動(dòng)的機(jī)器學(xué)習(xí)方法，對(duì)制動(dòng)系統(tǒng)CAN總線進(jìn)行實(shí)時(shí)監(jiān)測(cè)與健康管理，可以提前預(yù)警網(wǎng)絡(luò)故障，及時(shí)發(fā)現(xiàn)網(wǎng)絡(luò)性能退化，將原來的定期檢修上升為狀態(tài)檢修，既能夠節(jié)省運(yùn)營(yíng)維護(hù)成本，還能提高城軌車輛智能化水平，最大程度的避免出現(xiàn)故障，保證列車安全運(yùn)行［5-6］。對(duì)CAN 總線的健康管理需要大量的運(yùn)行數(shù)據(jù)（包括正常狀態(tài)與故障狀態(tài)），設(shè)計(jì)了一種數(shù)據(jù)采集裝置，能夠?qū)崿F(xiàn)CAN 總線物理波形的采集并進(jìn)行相關(guān)分析，也為以后的機(jī)器學(xué)習(xí)提供數(shù)據(jù)基礎(chǔ)。

1 CAN 總線常見故障

各個(gè)EBCU 之間的信息傳輸通過CAN 總線完成，其網(wǎng)絡(luò)拓?fù)鋱D如圖1 所示。通常來講，每節(jié)車輛都應(yīng)配備1 個(gè)ECBU，因此可根據(jù)列車的數(shù)量來設(shè)置CAN 總線的連接［6］。

圖1 制動(dòng)控制系統(tǒng)網(wǎng)絡(luò)示意圖

在CAN 總線的實(shí)際通信中，造成通信故障的原因是多樣性的。斷路和短路故障由于故障現(xiàn)象明顯易于診斷，而介質(zhì)性能退化、網(wǎng)絡(luò)阻抗不匹配、間歇性連接故障和接地故障等4 類故障因其故障現(xiàn)象不明顯、故障表現(xiàn)間歇性出現(xiàn)等原因，在檢修維護(hù)中不易于發(fā)現(xiàn)［7］。4 類不易于檢測(cè)的故障有：

（1）介質(zhì)退化。振動(dòng)和安裝不當(dāng)會(huì)改變電纜的電阻、電感和電容等電子特性。盡管退化的電纜可能不會(huì)立即影響網(wǎng)絡(luò)通信，但將影響到通信信號(hào)的質(zhì)量，使系統(tǒng)易受外界干擾。

（2）網(wǎng)絡(luò)阻抗不匹配。ISO 11898 協(xié)議規(guī)定，在網(wǎng)絡(luò)的每個(gè)終端都需要1 個(gè)120 Ω 的電阻。然而，由于人為因素造成錯(cuò)誤設(shè)置，使網(wǎng)絡(luò)中會(huì)2 個(gè)以上或以下的電阻器。終端電阻減少會(huì)降低網(wǎng)絡(luò)對(duì)噪聲的魯棒性，過多的電阻可能產(chǎn)生信號(hào)反射問題，干擾原信號(hào)。

（3）間歇性連接故障。間歇性連接是工業(yè)網(wǎng)絡(luò)中最常見、最麻煩的故障模式之一。通常發(fā)生在現(xiàn)場(chǎng)設(shè)備與網(wǎng)絡(luò)中繼器或分支電纜的連接中，由于外部因素，使得這些連接出現(xiàn)故障，使得設(shè)備與網(wǎng)絡(luò)之間通信出錯(cuò)，甚至通信中斷。

（4）接地問題：當(dāng)系統(tǒng)不正確接地時(shí)，外部干擾會(huì)影響網(wǎng)絡(luò)通信。例如在汽車制造中，系統(tǒng)會(huì)受到繼電器、焊接設(shè)備等環(huán)境的高度電磁干擾。但接地問題可以通過測(cè)量屏蔽電纜上對(duì)地電壓與電流來識(shí)別，即物理波形中CAN_H 和CAN_L 的電平突變進(jìn)行判斷。

2 硬件設(shè)計(jì)方案

文中所設(shè)計(jì)的CAN 數(shù)據(jù)采集裝置整體硬件結(jié)構(gòu)如圖2 所示。CAN 數(shù)據(jù)采集與信號(hào)分析裝置要實(shí)現(xiàn)的設(shè)計(jì)功能包括實(shí)現(xiàn)CAN 總線數(shù)據(jù)的解析、CAN 總線波形的采集，并通過USB 接口對(duì)2 部分?jǐn)?shù)據(jù)進(jìn)行存儲(chǔ)上傳，然后由上位機(jī)軟件對(duì)上傳數(shù)據(jù)進(jìn)行收集和分析、處理，最終達(dá)到對(duì)CAN 總線的故障預(yù)測(cè)和定位功能。

圖2 CAN 數(shù)據(jù)采集裝置硬件結(jié)構(gòu)圖

CAN 數(shù)據(jù)采集與信號(hào)分析板卡的整體硬件方案設(shè)計(jì)，包括以FPGA 為核心的最小系統(tǒng)、基于高速AD 芯片的波形采集模塊、以STM32 為核心的CAN 總線數(shù)據(jù)解析模塊、以USB 控制芯片為基礎(chǔ)的高速數(shù)據(jù)傳輸模塊等組成。在硬件結(jié)構(gòu)中，以FPGA 為核心的最小系統(tǒng)用來滿足數(shù)據(jù)采集與分析的基本要求，包括供電電路、時(shí)鐘電路、配置電路與基本的輸入輸出電路?；诟咚貯D 芯片的波形采集模塊負(fù)責(zé)完成模數(shù)轉(zhuǎn)換，還原模擬信號(hào)中的數(shù)字量，能夠更精準(zhǔn)的還原物理波形。以STM32 為核心的數(shù)據(jù)解析模塊負(fù)責(zé)完成CAN 報(bào)文的解析，通過C 語言程序解析得到CAN 的幀報(bào)文數(shù)據(jù)，并通過SPI 接口與FPGA 通信?；赨SB控制芯片的高速數(shù)據(jù)傳輸模塊負(fù)責(zé)完成在FPGA與上位機(jī)之間高性能數(shù)據(jù)傳輸。

2.1 FPGA 與最小系統(tǒng)設(shè)計(jì)

此次設(shè)計(jì)需要具備虛擬示波器功能、CAN 總線協(xié)議解析功能、單片機(jī)通信功能?；谠O(shè)計(jì)要求，F(xiàn)PGA 選 擇Altera 公 司 的Cyclone III 系 列 的EP3C25F324I7 為核心芯片，該芯片作為Altera 公司的第3 代芯片，可以滿足本設(shè)計(jì)的基本需求，同時(shí)能夠留出足夠的空間以備后續(xù)功能的拓展，也降低了成本，F(xiàn)PGA 的最小系統(tǒng)的設(shè)計(jì)主要包含時(shí)鐘電路、電源電路與配置電路。

2.2 高速AD 采樣電路設(shè)計(jì)

高速AD 采樣電路是CAN 數(shù)據(jù)采集與信號(hào)分析板卡的核心部分。作為根據(jù)奈奎斯特采樣定理，在進(jìn)行模數(shù)轉(zhuǎn)換時(shí)，采樣頻率大于采樣信號(hào)中的最高頻率的2 倍，就可以實(shí)現(xiàn)采樣后的數(shù)字信號(hào)保留原先的信息。然而在實(shí)際應(yīng)用中，為了能夠精準(zhǔn)的還原物理波形，采樣頻率應(yīng)在采樣信號(hào)的5倍 以 上［8］。地 鐵 列 車EBCU 的CAN 總 線 速 率 為250 kbit/s 和125 kbit/s 2 種速率，根據(jù)測(cè)試，當(dāng)采樣頻率為10 MHz 時(shí)，便能夠符合要求。因此，設(shè)計(jì)中AD 芯片選用ADI 公司的AD9287，其具有4 通道、100 MSPS 最高采樣速率與串行LVDS 輸出。

為確保AD 采樣的精度要求，AD 芯片的采樣時(shí)鐘要盡可能精確，同時(shí)為了使采樣頻率可調(diào)，此設(shè)計(jì)采用外加鎖相環(huán)芯片的方式提供時(shí)鐘。時(shí)鐘電路采用高頻鎖相芯片ADF4360-9，該芯片集成了VCO（壓控振蕩器），利用外加電感設(shè)置其中心頻率，VCO 輸出頻率范圍在65～400 MHz 之間，同時(shí)它帶有1 個(gè)附加分頻器，允許對(duì)VCO 信號(hào)進(jìn)行分頻。鎖相環(huán)時(shí)鐘的電路設(shè)計(jì)如圖3 所示。

圖3 鎖相環(huán)電路圖

鎖相環(huán)時(shí)鐘的輸出級(jí)電路采用串聯(lián)電感至VVCO能夠?yàn)檩敵鰰r(shí)鐘提供更多功率，同時(shí)串接LC諧振電路，更好地過濾掉二次諧波。AD 采樣部分電路設(shè)計(jì)如圖4 所示。CAN 信號(hào)經(jīng)過差分衰減器后進(jìn)入AD 芯片，由鎖相環(huán)芯片輸出時(shí)鐘控制AD芯片的采樣，AD 采集數(shù)據(jù)后，經(jīng)LVDS 數(shù)據(jù)線傳至FPGA，同時(shí)FPGA 也通過SPI 控制線控制鎖相環(huán)與AD 芯片。

圖4 AD 采樣部分電路結(jié)構(gòu)圖

2.3 其他電路設(shè)計(jì)

通用串行總線（USB）由于其配置簡(jiǎn)單、操作方便，已經(jīng)成為PC 連接外圍設(shè)備的首選方式［9］。設(shè)計(jì)采用了Cypress 的EZ-USB FX2LP 系列的CY7C68013A 芯片，主要包含：工業(yè)級(jí)標(biāo)準(zhǔn)的8051內(nèi)核、集成USB2.0 收發(fā)器、FIFO 存儲(chǔ)器、雙口RAM 與 通 用I/O 接 口。

CAN 信號(hào)分析電路采取了STM32+TJA1050的組合電路實(shí)現(xiàn)對(duì)CAN 報(bào)文的解析，通過C 語言編程解析得到CAN 的幀報(bào)文數(shù)據(jù)。STM32 芯片選擇STM32F103C8T6，通過CAN2.0 接口接收數(shù)據(jù)，由SPI 接口實(shí)現(xiàn)對(duì)FPGA 的通信［10］。

3 軟件設(shè)計(jì)方案

CAN 總線數(shù)據(jù)采集裝置的軟件功能有FPGA功能與USB 功能2 部分。其中，F(xiàn)PGA 的功能有AD 數(shù)據(jù)采集與存儲(chǔ)、STM32 數(shù)據(jù)處理、數(shù)據(jù)上傳模塊等；USB 功能為上位機(jī)與FPGA 之間數(shù)據(jù)傳輸。

3.1 FPGA 功能設(shè)計(jì)

FPGA 功能模塊如圖5 所示，主要包含頂層例化模塊、FIFO_MEM 存儲(chǔ)模塊、輸入輸出控制模塊、讀RAM 模 塊、SPI 模 塊、寫RAM 模 塊 和AD 控制模塊。設(shè)計(jì)中采用FPGA 內(nèi)部的嵌入式存儲(chǔ)單元對(duì)AD 采樣數(shù)據(jù)進(jìn)行存儲(chǔ)，并通過指針對(duì)存儲(chǔ)數(shù)據(jù)進(jìn)行轉(zhuǎn)發(fā)，與USB 共同完成FIFO 功能。FPGA內(nèi)部存儲(chǔ)單元可以用來生成單口或雙口RAM、先進(jìn)先出緩存單元（FIFO）等，且支持高達(dá)250 MHz的操作時(shí)鐘。讀/寫使能模塊是實(shí)現(xiàn)使RAM 功能可靠實(shí)現(xiàn)的關(guān)鍵程序，是AD 數(shù)據(jù)轉(zhuǎn)發(fā)控制的主體部分，因此對(duì)讀/寫使能需要進(jìn)行單獨(dú)的控制。

圖5 FPGA 功能模塊

采樣數(shù)據(jù)通過異步FIFO 方式進(jìn)行讀寫，該功能的實(shí)現(xiàn)需要用到雙口RAM。由于該裝置中數(shù)據(jù)為單向流通，即由AD 輸入RAM，再由RAM 輸出到USB，不存在反向傳輸，故基本的雙口RAM 便可實(shí)現(xiàn)。在代碼編寫中，讀寫信號(hào)均為高信號(hào)有效，在寫信號(hào)有效時(shí)，在時(shí)鐘的上升沿將總線上的數(shù)據(jù)寫入RAM 相應(yīng)地址中，當(dāng)讀信號(hào)有效時(shí)，同樣在上升沿將RAM 對(duì)應(yīng)地址內(nèi)的數(shù)據(jù)進(jìn)行輸出。因此，只要根據(jù)寫滿與讀空狀態(tài)控制寫與讀信號(hào)，便可通過雙口RAM 實(shí)現(xiàn)異步FIFO。

采集到CAN 總線上的物理波形后，通過STM32 解析得到數(shù)據(jù)幀，再由FPGA 傳送至上位機(jī)，STM32 與FPGA 之間的通信采用了SPI 通信模式。此設(shè)計(jì)將FPGA 作為主設(shè)備，STM32 作為從設(shè)備。在FPGA 中設(shè)計(jì)了串行時(shí)鐘與片選信號(hào)，將接受到從設(shè)備的數(shù)據(jù)轉(zhuǎn)發(fā)到主機(jī)。為滿足SPI 接口的速率要求，設(shè)計(jì)中對(duì)系統(tǒng)時(shí)鐘進(jìn)行了6 分頻，以4 MHz 的串行時(shí)鐘控制從設(shè)備。而數(shù)據(jù)的轉(zhuǎn)發(fā)與接收通過狀態(tài)機(jī)實(shí)現(xiàn)，其SPI 控制狀態(tài)機(jī)如圖6所示。

圖6 SPI 控制狀態(tài)機(jī)

3.2 AD 模塊設(shè)計(jì)

由于AD 芯片自帶寄存器可對(duì)其功能進(jìn)行設(shè)置，例如功耗模式、失調(diào)、測(cè)試I/O、輸出模式、輸出相位等。設(shè)計(jì)中采用了AD 芯片的默認(rèn)設(shè)置，只預(yù)留了SPI 的配置接口，沒有進(jìn)行編程控制，如需設(shè)置擴(kuò)展功能，可進(jìn)行二次開發(fā)。AD 芯片采用4 通道的輸入與輸出，且共用1 個(gè)采樣時(shí)鐘，輸出4 路LVDS 信號(hào)，同時(shí)共用1 路幀時(shí)鐘輸出LVDS 信號(hào)和1 路位時(shí)鐘LVDS 信號(hào)，其時(shí)序圖如圖7 所示。

圖7 AD9287 輸出時(shí)序圖

AD 在采樣時(shí)鐘的上升沿采樣，每一點(diǎn)的數(shù)據(jù)用8 bits 二進(jìn)制碼表示，數(shù)據(jù)輸出采用雙倍數(shù)據(jù)速率，即在輸出位時(shí)鐘的上升沿和下降沿均輸出1 個(gè)二進(jìn)制數(shù)據(jù)，因此輸出位時(shí)鐘速率為采樣時(shí)鐘的4倍，輸出幀時(shí)鐘速率等于采樣時(shí)鐘。對(duì)LVDS 串行數(shù)據(jù)的處理通過FPGA 的IP 核自動(dòng)將串行數(shù)據(jù)解串為8 位的并行數(shù)據(jù)，通過片內(nèi)PLL 生成的時(shí)鐘對(duì)各個(gè)數(shù)據(jù)存儲(chǔ)和輸出模塊進(jìn)行頻率和相位控制完成。

由于該LVDS 模塊只有1 個(gè)位時(shí)鐘輸入，故其本身無法實(shí)現(xiàn)字對(duì)齊功能。依據(jù)其工作原理：在位時(shí)鐘的上升沿開始采集輸入引腳上的串行數(shù)據(jù)，隨后在時(shí)鐘的上升沿和下降沿都會(huì)進(jìn)行數(shù)據(jù)采集，并在每個(gè)輸入時(shí)鐘的上升沿輸出一個(gè)8 位寬的數(shù)據(jù)，該數(shù)據(jù)由此前8 位串行數(shù)據(jù)解串而得。故在設(shè)計(jì)中，每個(gè)幀時(shí)鐘周期內(nèi)，LVDS 模塊輸出4個(gè)不同的并行數(shù)據(jù)，其中只有1 個(gè)為期望的正確數(shù)據(jù)，甚至這4 個(gè)數(shù)據(jù)都不是正確的數(shù)據(jù)。通過控制幀時(shí)鐘FCO 的相位來選擇LVDS 輸出的4 個(gè)數(shù)據(jù)，若該4 個(gè)數(shù)據(jù)均不正確，則需要控制輸入LVDS 模塊的位時(shí)鐘DCO 的相位。由于該模塊只在DCO的上升沿輸出一次數(shù)據(jù)，故將DCO 的相位進(jìn)行180°移相后，即可獲得另一組（4 個(gè)）輸出數(shù)據(jù)，通過對(duì)2 個(gè)時(shí)鐘的相位控制，能夠獲得8 種解串得到的并行數(shù)據(jù)，其中必有一組為所需的正確數(shù)據(jù)。

為了確保采樣精度，由鎖相環(huán)控制器提供串行時(shí)鐘，鎖相環(huán)控制器同樣采用SPI 通信方式。但只需對(duì)R 計(jì)數(shù)寄存器、控制寄存器和N 計(jì)數(shù)寄存器進(jìn)行配置即可，利用Quarters 中的定時(shí)器便能完成，如圖8 所示。

圖8 鎖相環(huán)控制器時(shí)序

4 系統(tǒng)功能測(cè)試

在硬件與軟件都設(shè)計(jì)完成后，就要對(duì)整個(gè)裝置的功能進(jìn)行整體測(cè)試，通過下位機(jī)采集CAN 總線上的物理波形，再由上位機(jī)完成數(shù)據(jù)接收與波形還原。

ADC 的前級(jí)衰減電路的功能是對(duì)差分信號(hào)進(jìn)行衰減，以滿足ADC 的2 VP-P 的輸入范圍要求?？紤]到故障對(duì)差分信號(hào)的影響在此對(duì)信號(hào)進(jìn)行了5 倍的衰減，即幅值為原信號(hào)的五分之一，前級(jí)衰減電路波形如圖9 所示。

圖9 前級(jí)衰減電路功能實(shí)現(xiàn)

AD 采樣電路第一路輸出測(cè)試信號(hào)如圖10 所示，采樣時(shí)鐘為20 MHz，則AD 輸出序列是50 ns 為周期的完全相同的循環(huán)輸出，每一周期內(nèi)第1 位為高電平，后7 位為連續(xù)的低電平，因此ADC 的輸出完全正確，與設(shè)計(jì)相一致。

圖10 AD 輸出測(cè)試信號(hào)

總線正常運(yùn)行時(shí)，上位機(jī)采集到的一幀正常波形如圖11（a）所示，對(duì)應(yīng)的示波器采集的同幀波形如圖11（b）所示?？梢钥闯?，上位機(jī)較為精確地采集到了幀數(shù)據(jù)的波形，沒有出現(xiàn)位錯(cuò)誤或幀錯(cuò)誤。但受限于采樣頻率，波形細(xì)節(jié)不如示波器準(zhǔn)確，波形會(huì)出現(xiàn)微小的抖動(dòng)，且在上升沿和下降沿會(huì)有階梯形變化。

圖11 上位機(jī)與示波器采集波形對(duì)比

除了能夠采集正常運(yùn)行時(shí)的波形外，該裝置還需采集故障狀態(tài)下的物理波形，文中進(jìn)行了故障試驗(yàn)，在CAN_H 總線注入100 Ω 電阻。上位機(jī)采集的故障波形如圖12（a）所示，示波器采集到的波形如圖12（b）所示。由圖可得，上位機(jī)比較精準(zhǔn)地采集到了故障波形，正確反映了幀信息，電壓幅值因串聯(lián)電阻被拉低到了1 V 左右，而應(yīng)答位是在總線上其他節(jié)點(diǎn)收到幀信息后回復(fù)的顯性位電平疊加而得，故不受故障影響，仍然維持在3 V 左右，上位機(jī)也準(zhǔn)確地采集到了該信息。

圖12 故障時(shí)上位機(jī)與示波器采集波形對(duì)比

通過對(duì)整個(gè)系統(tǒng)的功能測(cè)試，該裝置正常運(yùn)行與故障運(yùn)行2 種情況下均能準(zhǔn)確地采集到CAN總線上傳輸?shù)奈锢聿ㄐ危项A(yù)期的功能要求。

去除一個(gè)終端電阻情況下采集到的CAN 總線數(shù)據(jù)幀一個(gè)顯性位和一個(gè)隱性位的物理波形細(xì)節(jié)如圖13 所示，可以看出采用文中設(shè)計(jì)的CAN 總線高速數(shù)據(jù)采集板卡能夠準(zhǔn)確還原信號(hào)波形的細(xì)節(jié)信息。

圖13 顯性位和隱性位物理波形細(xì)節(jié)

上位機(jī)物理波形還原與特征提取界面如圖14所示，文中設(shè)計(jì)的CAN 總線數(shù)據(jù)采集裝置，可以準(zhǔn)確還原CAN 總線信號(hào)物理波形，能夠滿足一致性測(cè)試要求。上位機(jī)提取物理波形特征，為CAN 總線健康狀態(tài)評(píng)估和故障診斷提供了數(shù)據(jù)支持。

圖14 上位機(jī)物理波形還原與特征提取界面

5 總 結(jié)

制動(dòng)系統(tǒng)的可靠運(yùn)行關(guān)系到城軌車輛安全運(yùn)行，其中多個(gè)電子制動(dòng)控制單元的相互通信由CAN 總線完成，因此對(duì)列車制動(dòng)系統(tǒng)中CAN 總線進(jìn)行狀態(tài)監(jiān)測(cè)具有重要意義。文中針對(duì)制動(dòng)控制網(wǎng)絡(luò)的CAN 總線設(shè)計(jì)了一種數(shù)據(jù)采集與分析裝置，闡述了數(shù)據(jù)采集裝置的硬件與軟件設(shè)計(jì)方案，最后在實(shí)驗(yàn)室環(huán)境下進(jìn)行了測(cè)試。測(cè)試結(jié)果表明，文中設(shè)計(jì)的CAN 總線數(shù)據(jù)采集板卡能夠有效地采集到在正常與故障2 種運(yùn)行狀態(tài)下的物理波形，為之后利用機(jī)器學(xué)習(xí)對(duì)通信網(wǎng)絡(luò)進(jìn)行健康管理提供了數(shù)據(jù)基礎(chǔ)。