張瀚尊 賈嵩 楊建成 王源

1. 北京大學微電子學研究所, 北京100871; 2. 北京大學微電子器件與電路重點實驗室, 北京 100871;

目前, SOC 芯片離不開基于 SRAM 的高速緩存,而 SRAM 往往占據(jù) SOC 的絕大部分面積, 因此低功耗 SRAM 對移動設備 SOC[1]非常重要。近年來, 盡管 FinFET 工藝以更小的晶體管尺寸和更低的功耗廣泛應用于 SRAM 的制作, 但更低的工作電壓和相對劇烈的工藝波動使其需要搭配使用讀或寫輔助電路才能實現(xiàn)預期的讀寫指標[2]。輔助電路會帶來額外的能量損失, 導致 SRAM 陣列的功耗不能隨著電源電壓的下降而顯著降低。

在 SRAM 陣列中, 動態(tài)功耗主要來自對大扇出位線進行預充電或電壓狀態(tài)切換[3]。例如, 在采用標準 14 nm 工藝 spice 模型搭建的位線全擺幅陣列仿真中, 位線預充電消耗的能量占總動態(tài)功耗的 90%以上。在常規(guī)的 SRAM 陣列的讀操作結束后, 這部分位線預充電荷會被單元的存“0”節(jié)點直接泄放到 GND, 導致潛在的電能浪費。如果這部分電荷可以伴隨讀寫操作被回收或再利用[4–7], 則可以大幅度降低總體的動態(tài)能耗。Kim 等[4]首次提出一種使用0.13 μm 工藝, 電源電壓為 1.5 V 的基于位線電荷循環(huán)的 SRAM 陣列, 電荷隨著連續(xù)的寫操作, 從第一列的位線向后面的位線傳播, 實現(xiàn)電荷共享。這種循環(huán)方式以降低寫操作的位線擺幅為代價, 與沒有用循環(huán)位線的陣列功耗相比, 寫功耗降低 90%,但是單元的寫靜態(tài)噪聲容限(write noise margin,WNM)減少 75%, 此外, 與選中單元(full selected bitcell, FSBC)位于同一行的半選單元(HSBC)的穩(wěn)定性變得不容樂觀。在 Kim 等[4]設計的基礎上, Yang[1]在讀寫操作中都實現(xiàn)位線電荷循環(huán), 而不會降低讀靜態(tài)噪聲容限(static noise margin, SNM), 但WNM依然降低。這兩種位線電荷循環(huán)方法對超低電壓供電的深亞納米工藝節(jié)點并不友好。Jeong 等[6]使用三星 14 nm 工藝設計的 SRAM 陣列, 使 HSBC 的位線電荷被控制, 并流向 FSBC 的 VSS, 使其電平高于0, 但由于 VSS 被提高需要一定的時間, 而 FSBC單元的寫入速度非?？? 所以電路的時序控制比較復雜。在 Choi 等[7]的設計中位線預充電到 VDD 后會與特定的電容器共享電荷, 產生位線欠驅動電壓(sup-pressed bitline, SBL), 用于單元的讀輔助, 并且電容器上的共享電荷將被重復利用, 產生負電壓位線(negative bitline, NBL), 用于單元的寫輔助。但是, 連續(xù)的讀操作會導致位線欠驅動電壓增加,進而使讀輔助失效, 并且, NBL 電壓會被連續(xù)寫操作不斷地削弱, 直至失效。

本文提出一種基于位線電荷循環(huán)的兼具讀寫輔助的 SRAM 陣列, 其中位線電荷循環(huán)結構基于三星的設計, 組合的讀寫輔助基于 Choi 等[7]的設計。不同的是, 本陣列需要一個負電壓發(fā)生控制器來實現(xiàn)電荷循環(huán)和讀寫輔助, 以消耗一些能量為代價來獲得更好的讀寫穩(wěn)定性。

1 基于位線電荷循環(huán)的讀寫輔助結構

1.1 SRAM 6T 單元尺寸選取

在 SRAM 的設計過程中, 首先需要確定基本單元每個晶體管的工藝尺寸。圖 1(a)顯示典型 6T 單元電路圖。在讀“0”操作中, 由于受讀電流的影響,差分反相器的下拉管(pull down transistor, PD)與門管(gate pass transistor, PG)之間的發(fā)生分壓使 FSBC中存儲的數(shù)據(jù)“0”受到升壓干擾, 數(shù)據(jù)“1”基本上不受影響。6T 單元的這種讀機制使得數(shù)據(jù)“0”在門管開啟時最容易受到外部噪聲的影響, 所以需要仔細選擇晶體管的尺寸, 以保證 6T 單元功能。由于FinFET 工藝的 Fin 只能是離散的值, 為了實現(xiàn)高密度, FinFET 單元的尺寸沒有太多的選擇[8]。由于SRAM 單元存在讀干擾和半選擇問題, 因此在設計尺寸時增大 SNM, 并且較大的 SNM 意味著 FSBC和 HSBC 具有較強的數(shù)據(jù)穩(wěn)定性。如圖 1(b)所示,β(PD 的 Fin 數(shù):PG 的 Fin 數(shù))越大, 單元的 SNM 越大[9]。盡管具有相同的β數(shù)值, 但是 PU:PG:PD = 1:1:1 單元的 SNM 大于 1:2:2 的單元, 原因是 1:2:2 的單元具有較大的讀電流和讀出速度, 大電流導致 PD 分壓變大, 從而存儲穩(wěn)定性較差[10]。

圖1 單元結構和讀寫靜態(tài)噪聲容限對比Fig. 1 Cell structure and comparison of read and write static noise tolerance vs VDD

在 PU:PG:PD = 1:1:1, 1:2:1 和 2:1:1 條件下, 測得單元寫噪聲容限(WNM)的變化情況, 如圖 1(c)所示。通常具有較大γ(PG:PU)的單元, 在位線的作用下容易翻轉。從圖中可以看出, 尺寸比例為 2:1:1的單元寫操作失敗, 這是由于 PU 的驅動能力遠超PG, 導致單元存儲接點的狀態(tài)“1”不容易被下拉成“0”, 所以該比例在設計中不可取。1:2:1 的單元WNM 最大, 但是相應的 SNM 最小。

考慮到 HSBC 的存儲穩(wěn)定性和電路設計的復雜性, 通常在 SRAM 單元尺寸選擇中盡量提高單元的 SNM, 對 WNM 使用寫輔助電路來彌補, 使設計能夠滿足既定的性能要求。本文僅對比例為 1:1:2 的 SRAM 陣列進行研究和優(yōu)化, 但提出的讀寫輔助方法可以應用于其他尺寸設計(如 PU:PG:PD =1:1:1)中。

1.2 電路設計的整體布置

本設計中的 256×64 SRAM 陣列基于標準 14 nm spice 模型搭建, 正常工作頻率為 1 GHz, 具有讀寫輔助電路, 字長為 64 bit。圖 2 展示整個陣列的結構?；谖痪€電荷循環(huán)的讀寫輔助電路(charge sharing circuit, CRC)主要由兩部分組成: 1) 由NVSS_en 控制的 VSS_switch, 作用是確定 CVSS 是連接到 GND 還是 CS_point; 2) charge_share_part(CSP), 一個負電壓發(fā)生控制器。在讀寫操作期間,位線上的電荷通過 FSBC (本文中陣列在讀寫操作中沒有半選單元)的 PD 和 VSS_switch 被 CSP 收集, 這些電荷將在下一個讀寫周期到來時, 重新用于位線的預充電, 而不是被釋放掉后再使用電源對位線進行預充電。CSP 將讀輔助與寫輔助結合在一起, 單元負接地電壓(NVSS)用于加速讀操作, 并提高讀穩(wěn)定性, 而 NBL 用于寫輔助, 受寫使能信號控制。

由于陣列中行數(shù)很多, 并且會有大量漏電涌向負電壓節(jié)點, 導致生成的 CS_point 的負電壓減小,因此, 每行 VSS_switch 中 MV 管的尺寸需要精細選擇。特別地, 當電路中存在負電壓時, 相關的晶體管不會完全關閉, 這一問題可以通過調整時序來解決。

1.3 讀操作和位線充電循環(huán)工作流程

圖 3 為讀操作的波形。首先, 將 FSBC 的兩根位線預充電至高電平, CSP 的初始化開始: Ini_nc 和iso_nc 各自打開 MC 和 MI, 結果使 NV_point 和CS_point 的電壓下降到 0。然后, WL 和 NVSS_en 導通,從而通過 PD 和 VSS_switch, 在 CVSS 和 CS_point之間建立連接。同時, ini_set 的信號從低電平變?yōu)楦唠娖? 由于 NV_cap 和 CS_cap 的兩個極板之間的電壓差不能立即改變, 因此 CS_point 和 NV_point的電壓都下降到負值。如圖 2(a)所示, 來自存儲“0”的 Q 節(jié)點相應位線的放電電荷被 CS_cap 接收, 致使 CS_point 的電壓從負電平上升。當 WL 關閉時,CS_point 電平接近 0。

圖2 實際電路圖Fig. 2 Actual circuit diagram

圖3 讀操作的波形Fig. 3 Waveform of read operation

使用 NVSS 作為讀輔助有兩個明顯的優(yōu)點: 一是 CS_cap 的負電壓使得 FSBC 的 CVSS 電壓變?yōu)樨撝? 增加了對應位線的放電速率, 加快讀出速度;二是因為 PD 一直工作在線性區(qū), 存“0”節(jié)點的電壓也被拉至負電平, 由此存“0”節(jié)點的穩(wěn)定性得到增強。另外, NVSS 還允許位線的電平快速降低至 0,進一步減輕位線的正電平對存“0”節(jié)點的影響。存“0”節(jié)點的負電壓使存“1”節(jié)點的 NMOS 被完全關斷, 對應的 PMOS 被加強, 使得存“1”節(jié)點的穩(wěn)定性更強。因此, 使用 NVSS 的 FSBC 的讀穩(wěn)定性得到增強。

靈敏放大器(sensitive amplifier, SA)從 FSBC 讀出數(shù)據(jù)后, WL 和 NVSS_en 被關斷, 存“0”節(jié)點的電壓恢復到 0。同時, 信號 ini_set 從 0 跳變?yōu)楦唠娖?使 CS_point 的電壓從低電平升至 0.7～0.8 V。當NV_cap 和 CS_cap 的極板電壓都在 ini_set 的作用下完全反轉后, 控制信號會控制 CS_cap 與已經被存“0”節(jié)點放電的位線電荷共享, 使位線電平被從 0 抬高, 于是位線在下一個讀周期中的預充電能量損耗減少, 最大幅度可減少 50%的位線預充功耗。在將NV_cap 和 CS_cap 的電平從低電壓拉到高電壓時,也存在翻轉功耗, 可將電容狀態(tài)翻轉的功率損耗視為電容器充電能量和電容器電勢能變化之和。與減少的位線預充電能量相比, 這種程序的損耗是可以接受的。在傳統(tǒng)陣列中, 位線上的電荷被無意義地放電到 GND, 但在本設計中, CSP 循環(huán)利用位線電荷有效地節(jié)省了預充電的電能消耗。

NV_cap 和 CS_cap 的電容可通過以下公式并通過仿真來選擇, 以便限制實際電路面積。

其中,VNV是 CSP 生成的負電壓值, 幾乎等于–0.8 V;Vitrl指位線與 CS_point 做電荷共享后的平均電壓;Vrecharge是 ini_set 從高變低時 CS-point 的電壓;Vdiv表示電荷循環(huán)后的位線電壓, 在VDD/2左右。設計中, 電荷共享電容CS_cap略大于位線電容, 以便在WL脈沖結束時數(shù)據(jù)存“0”節(jié)點的位線電壓可以快速地降至0(Vitrl=0)以及中和其余單元向負壓節(jié)點的漏電。負壓電容NV_cap至少是CS_cap的4倍, 因為NV_cap的意義是為CS_cap提供盡可能穩(wěn)定的負電壓, 以便CS_cap準備好從位線接收電荷。

1.4 寫輔助電路工作流程

在寫操作期間, 寫輔助NBL由CSP產生的負電壓生成。當寫使能信號到達時, 寫驅動器會控制相應的位線充電至VDD或與CS_cap共享電荷。寫操作期間, CSP無論在結構上還是在時序上都與讀操作沒有任何區(qū)別。WL關閉后, 由div_en控制的NMOS對兩個位線的電壓進行平均。要實現(xiàn)的效果是, 在一個寫周期之后, 在CSP與位線之間的電荷共享的幫助下, 兩個位線的平均電壓相等且不低于VDD/2, 這樣可以使下一個寫周期開始的位線充電能耗盡量降低。

圖4為本設計中的寫驅動電路。由寫輸入DIN0、寫使能W_EN和初始化ini_nc這3個信號共同決定對相應位線進行充電還是放電到0, 再加載負電平。

圖4 設計中采用的寫驅動電路Fig. 4 Write drive circuit used in the design

2 結果分析

本文中, SNM和WNM是量化SRAM讀寫穩(wěn)定度的主要指標。如圖5所示, 使用輔助電路的SNM和WNM比不使用輔助設計的分別提高32.6%和647.9%。SNM改善的原因是NVSS讀輔助產生帶負電平的存“0”節(jié)點, 這樣的“0”節(jié)點數(shù)據(jù)不容易被較高的位線或其他外部噪聲電壓干擾或改變, 同時存“1”節(jié)點的穩(wěn)定性也得到增強。

圖5 有輔助電路和無輔助電路的陣列SNM 和WNM 比較Fig. 5 Comparison of array SNM and WNM with and without assst circuit

WNM 提高的原因是使用了 NBL 技術。位線上的負電壓可以使最初存儲“1”的節(jié)點狀態(tài)迅速翻轉為“0”?？梢詫?WNM 近似地視為單元的翻轉電壓與 VDD 之間的電壓差, 而負電壓可以有效地降低單元的翻轉電壓, 即 WNM 得到顯著改善。

圖 6 為有輔助與無輔助電路各部分的功耗對比情況。R_w/o 表示有輔助與無輔助的讀操作, W_w/o 表示有輔助與無輔助的寫操作。實際上, 讀操作僅使預充電的位線放電, 因此 R_w 和 R_o 之間的讀操作單元的功耗沒有顯著的差異。在使用NBL輔助的情況下, 該單元的寫功耗比未使用NBL 降低約 43%。這是因為 NBL 增加了寫速度, 使得 FSBC在兩個穩(wěn)定狀態(tài)之間切換的時間大大減少, 即減少了 VDD 與 GND 之間切換電流的導通時間, 從而顯著地降低用于位單元寫操作的寫功耗。

圖6 陣列不同部分的能耗對比Fig. 6 Energy consumption comparison of different parts

WL 關閉之后, 通過 CS_cap 與位線之間的的電荷共享, 使位線的電壓被上拉, 從而在下一個周期開始時降低預充電功耗。如圖 5 所示, 讀寫周期中的預充電或電壓轉換功耗分別降低 50%和 68.3%,與預充電功耗的降低相比, 輔助電路的功耗 CRC可以忽略。CRC 電路的功耗主要包括兩個電容電壓切換的損耗以及電容器電勢能的變化(NV_cap 電容器的電荷在第一次開機時要消耗大量電能來完成充電, 以便起到提供穩(wěn)定負壓的作用)。

在常規(guī)陣列的讀操作中, 從 VDD 獲得的功率是用來將位線預充電至 VDD, 單元本身不會消耗太多的能量。并且, 只要 SA 有較好的靈敏度和 PVT包容度, 沒有讀輔助功能的 SRAM 設計也不需要全幅位線。在常規(guī)陣列的寫操作中, 根據(jù)輸入對大扇出位線電壓進行切換是寫操作的主要動態(tài)功耗來源。在本文的陣列中, CRC 用于實現(xiàn)位線從 VDD到 GND 的完全放電, 并通過充電循環(huán), 將其重新充電回 VDD/2。因此, 在這種設計中, 位線與 CRC 之間有相對大量的電荷流動, 與沒有輔助的設計相比,本文的設計更容易加熱。如圖 7 所示, 熱功率 heat_pwr 明顯大于單純來自外部電源 vdd_pwr 的功率。

圖7 電源的能耗和熱功耗的對比Fig. 7 Comparison of power consumption and thermal power consumption

圖 8 為具有輔助電路和不具有讀操作的位線電壓變化的比較。沒有輔助電路的位單元的位線電壓不能在 300 ps 內降至 0, 而 NVSS 讀輔助可改善這一情況。在本設計中, 數(shù)據(jù)“0”節(jié)點的位線可以在讀過程中借助 CRC 完全放電, 因此 SA 對 FinFET 的PVT 波動不大敏感。

圖8 讀操作位線在有輔助電路和無輔助電路的波形對比Fig. 8 Voltage waveform comparison of the bit line with and without assist circuit

在每個讀寫周期結束時, CS_cap 和位線進行由CRC 控制的充電循環(huán), 減少下一個周期中位線的預充電能量。但是, 此過程將需要一定的時間才能完成, 因此結構將占用一個周期中更多的時間, 降低了工作頻率。

圖 9 為基于不同讀寫輔助電路的 SRAM 讀寫功耗對比情況, 各個電路在 1 GHZ 工作頻率下的最小工作電壓都可以達到 0.6 V。通常寫輔助電路會增加SRAM 的寫入功耗, 如文獻[5–6,8]中的寫入功耗分別為不使用輔助電路的 1.59, 1.28 和 1.46 倍, 這是由于文獻[5–6]中用于電荷共享的電荷被直接放掉了, 文獻[8]中的電荷循環(huán)利用率并不高, 并且輔助效果也不理想。本文提出的輔助電路使用額外的電能來改變共享電容的電壓狀態(tài), 維護電荷循環(huán)的穩(wěn)定性, 并且可以顯著地減少位線的狀態(tài)變化功耗,所以總體功耗比不使用輔助電路的 SRAM 陣列的寫功耗更小, 僅為其 58%。

圖9 不同輔助電路的能耗對比(工作電壓為 0.8 V)Fig. 9 Power consumption comparison of different assist circuits (VDD is 0.8 V)

在一個讀周期內, 放電的位線會在周期末充電至高電平, 所以讀周期的能耗主要是位線充電的功耗, 與不用輔助電路的 SRAM 相比, 讀功耗下降23%。

對 SRAM 來說, 還需要考慮電路的工藝、電壓和溫度等 PVT 因素對其讀寫特性的影響, 圖 10 為本設計讀操作的蒙特卡洛仿真結果, 可以看出, 在不同工藝角和溫度下, 在位線電壓在輔助電路的幫助下, 300 ps 內可以降至 200 mV 以下, 從而可以使SA 穩(wěn)定地工作。在 25oC 和 125oC 條件下, 位線電壓的區(qū)別不大, 都可以在 300 ps 內降至 0。因此, 本設計表現(xiàn)出較好的抗 PVT 特性。

圖10 讀操作的2000 點Monte Carlo 仿真結果Fig. 10 2000-point Monte Carlo simulation result of read operation

3 結論

本文提出一種具有基于位線電荷循環(huán)思想的讀寫輔助電路的 SRAM 陣列, 旨在獲得更低的功耗、更快的讀出速度以及更好的 SNM/WNM?；跇藴?14 nm spice 模型的 0.8V SRAM 陣列仿真結果顯示, 與傳統(tǒng)的 SRAM 陣列相比, 輔助電路可以將總功耗降低 23%～43%, 并有效地將 SNM 和 WNM 分別提高 25%和 647.9%。