張瀚尊 賈嵩 楊建成 王源

1. 北京大學(xué)微電子學(xué)研究所, 北京100871; 2. 北京大學(xué)微電子器件與電路重點(diǎn)實(shí)驗(yàn)室, 北京 100871;

目前, SOC 芯片離不開(kāi)基于 SRAM 的高速緩存,而 SRAM 往往占據(jù) SOC 的絕大部分面積, 因此低功耗 SRAM 對(duì)移動(dòng)設(shè)備 SOC[1]非常重要。近年來(lái), 盡管 FinFET 工藝以更小的晶體管尺寸和更低的功耗廣泛應(yīng)用于 SRAM 的制作, 但更低的工作電壓和相對(duì)劇烈的工藝波動(dòng)使其需要搭配使用讀或?qū)戄o助電路才能實(shí)現(xiàn)預(yù)期的讀寫(xiě)指標(biāo)[2]。輔助電路會(huì)帶來(lái)額外的能量損失, 導(dǎo)致 SRAM 陣列的功耗不能隨著電源電壓的下降而顯著降低。

在 SRAM 陣列中, 動(dòng)態(tài)功耗主要來(lái)自對(duì)大扇出位線(xiàn)進(jìn)行預(yù)充電或電壓狀態(tài)切換[3]。例如, 在采用標(biāo)準(zhǔn) 14 nm 工藝 spice 模型搭建的位線(xiàn)全擺幅陣列仿真中, 位線(xiàn)預(yù)充電消耗的能量占總動(dòng)態(tài)功耗的 90%以上。在常規(guī)的 SRAM 陣列的讀操作結(jié)束后, 這部分位線(xiàn)預(yù)充電荷會(huì)被單元的存“0”節(jié)點(diǎn)直接泄放到 GND, 導(dǎo)致潛在的電能浪費(fèi)。如果這部分電荷可以伴隨讀寫(xiě)操作被回收或再利用[4–7], 則可以大幅度降低總體的動(dòng)態(tài)能耗。Kim 等[4]首次提出一種使用0.13 μm 工藝, 電源電壓為 1.5 V 的基于位線(xiàn)電荷循環(huán)的 SRAM 陣列, 電荷隨著連續(xù)的寫(xiě)操作, 從第一列的位線(xiàn)向后面的位線(xiàn)傳播, 實(shí)現(xiàn)電荷共享。這種循環(huán)方式以降低寫(xiě)操作的位線(xiàn)擺幅為代價(jià), 與沒(méi)有用循環(huán)位線(xiàn)的陣列功耗相比, 寫(xiě)功耗降低 90%,但是單元的寫(xiě)靜態(tài)噪聲容限(write noise margin,WNM)減少 75%, 此外, 與選中單元(full selected bitcell, FSBC)位于同一行的半選單元(HSBC)的穩(wěn)定性變得不容樂(lè)觀。在 Kim 等[4]設(shè)計(jì)的基礎(chǔ)上, Yang[1]在讀寫(xiě)操作中都實(shí)現(xiàn)位線(xiàn)電荷循環(huán), 而不會(huì)降低讀靜態(tài)噪聲容限(static noise margin, SNM), 但WNM依然降低。這兩種位線(xiàn)電荷循環(huán)方法對(duì)超低電壓供電的深亞納米工藝節(jié)點(diǎn)并不友好。Jeong 等[6]使用三星 14 nm 工藝設(shè)計(jì)的 SRAM 陣列, 使 HSBC 的位線(xiàn)電荷被控制, 并流向 FSBC 的 VSS, 使其電平高于0, 但由于 VSS 被提高需要一定的時(shí)間, 而 FSBC單元的寫(xiě)入速度非?？? 所以電路的時(shí)序控制比較復(fù)雜。在 Choi 等[7]的設(shè)計(jì)中位線(xiàn)預(yù)充電到 VDD 后會(huì)與特定的電容器共享電荷, 產(chǎn)生位線(xiàn)欠驅(qū)動(dòng)電壓(sup-pressed bitline, SBL), 用于單元的讀輔助, 并且電容器上的共享電荷將被重復(fù)利用, 產(chǎn)生負(fù)電壓位線(xiàn)(negative bitline, NBL), 用于單元的寫(xiě)輔助。但是, 連續(xù)的讀操作會(huì)導(dǎo)致位線(xiàn)欠驅(qū)動(dòng)電壓增加,進(jìn)而使讀輔助失效, 并且, NBL 電壓會(huì)被連續(xù)寫(xiě)操作不斷地削弱, 直至失效。

本文提出一種基于位線(xiàn)電荷循環(huán)的兼具讀寫(xiě)輔助的 SRAM 陣列, 其中位線(xiàn)電荷循環(huán)結(jié)構(gòu)基于三星的設(shè)計(jì), 組合的讀寫(xiě)輔助基于 Choi 等[7]的設(shè)計(jì)。不同的是, 本陣列需要一個(gè)負(fù)電壓發(fā)生控制器來(lái)實(shí)現(xiàn)電荷循環(huán)和讀寫(xiě)輔助, 以消耗一些能量為代價(jià)來(lái)獲得更好的讀寫(xiě)穩(wěn)定性。

1 基于位線(xiàn)電荷循環(huán)的讀寫(xiě)輔助結(jié)構(gòu)

1.1 SRAM 6T 單元尺寸選取

在 SRAM 的設(shè)計(jì)過(guò)程中, 首先需要確定基本單元每個(gè)晶體管的工藝尺寸。圖 1(a)顯示典型 6T 單元電路圖。在讀“0”操作中, 由于受讀電流的影響,差分反相器的下拉管(pull down transistor, PD)與門(mén)管(gate pass transistor, PG)之間的發(fā)生分壓使 FSBC中存儲(chǔ)的數(shù)據(jù)“0”受到升壓干擾, 數(shù)據(jù)“1”基本上不受影響。6T 單元的這種讀機(jī)制使得數(shù)據(jù)“0”在門(mén)管開(kāi)啟時(shí)最容易受到外部噪聲的影響, 所以需要仔細(xì)選擇晶體管的尺寸, 以保證 6T 單元功能。由于FinFET 工藝的 Fin 只能是離散的值, 為了實(shí)現(xiàn)高密度, FinFET 單元的尺寸沒(méi)有太多的選擇[8]。由于SRAM 單元存在讀干擾和半選擇問(wèn)題, 因此在設(shè)計(jì)尺寸時(shí)增大 SNM, 并且較大的 SNM 意味著 FSBC和 HSBC 具有較強(qiáng)的數(shù)據(jù)穩(wěn)定性。如圖 1(b)所示,β(PD 的 Fin 數(shù):PG 的 Fin 數(shù))越大, 單元的 SNM 越大[9]。盡管具有相同的β數(shù)值, 但是 PU:PG:PD = 1:1:1 單元的 SNM 大于 1:2:2 的單元, 原因是 1:2:2 的單元具有較大的讀電流和讀出速度, 大電流導(dǎo)致 PD 分壓變大, 從而存儲(chǔ)穩(wěn)定性較差[10]。

圖1 單元結(jié)構(gòu)和讀寫(xiě)靜態(tài)噪聲容限對(duì)比Fig. 1 Cell structure and comparison of read and write static noise tolerance vs VDD

在 PU:PG:PD = 1:1:1, 1:2:1 和 2:1:1 條件下, 測(cè)得單元寫(xiě)噪聲容限(WNM)的變化情況, 如圖 1(c)所示。通常具有較大γ(PG:PU)的單元, 在位線(xiàn)的作用下容易翻轉(zhuǎn)。從圖中可以看出, 尺寸比例為 2:1:1的單元寫(xiě)操作失敗, 這是由于 PU 的驅(qū)動(dòng)能力遠(yuǎn)超PG, 導(dǎo)致單元存儲(chǔ)接點(diǎn)的狀態(tài)“1”不容易被下拉成“0”, 所以該比例在設(shè)計(jì)中不可取。1:2:1 的單元WNM 最大, 但是相應(yīng)的 SNM 最小。

考慮到 HSBC 的存儲(chǔ)穩(wěn)定性和電路設(shè)計(jì)的復(fù)雜性, 通常在 SRAM 單元尺寸選擇中盡量提高單元的 SNM, 對(duì) WNM 使用寫(xiě)輔助電路來(lái)彌補(bǔ), 使設(shè)計(jì)能夠滿(mǎn)足既定的性能要求。本文僅對(duì)比例為 1:1:2 的 SRAM 陣列進(jìn)行研究和優(yōu)化, 但提出的讀寫(xiě)輔助方法可以應(yīng)用于其他尺寸設(shè)計(jì)(如 PU:PG:PD =1:1:1)中。

1.2 電路設(shè)計(jì)的整體布置

本設(shè)計(jì)中的 256×64 SRAM 陣列基于標(biāo)準(zhǔn) 14 nm spice 模型搭建, 正常工作頻率為 1 GHz, 具有讀寫(xiě)輔助電路, 字長(zhǎng)為 64 bit。圖 2 展示整個(gè)陣列的結(jié)構(gòu)?；谖痪€(xiàn)電荷循環(huán)的讀寫(xiě)輔助電路(charge sharing circuit, CRC)主要由兩部分組成: 1) 由NVSS_en 控制的 VSS_switch, 作用是確定 CVSS 是連接到 GND 還是 CS_point; 2) charge_share_part(CSP), 一個(gè)負(fù)電壓發(fā)生控制器。在讀寫(xiě)操作期間,位線(xiàn)上的電荷通過(guò) FSBC (本文中陣列在讀寫(xiě)操作中沒(méi)有半選單元)的 PD 和 VSS_switch 被 CSP 收集, 這些電荷將在下一個(gè)讀寫(xiě)周期到來(lái)時(shí), 重新用于位線(xiàn)的預(yù)充電, 而不是被釋放掉后再使用電源對(duì)位線(xiàn)進(jìn)行預(yù)充電。CSP 將讀輔助與寫(xiě)輔助結(jié)合在一起, 單元負(fù)接地電壓(NVSS)用于加速讀操作, 并提高讀穩(wěn)定性, 而 NBL 用于寫(xiě)輔助, 受寫(xiě)使能信號(hào)控制。

由于陣列中行數(shù)很多, 并且會(huì)有大量漏電涌向負(fù)電壓節(jié)點(diǎn), 導(dǎo)致生成的 CS_point 的負(fù)電壓減小,因此, 每行 VSS_switch 中 MV 管的尺寸需要精細(xì)選擇。特別地, 當(dāng)電路中存在負(fù)電壓時(shí), 相關(guān)的晶體管不會(huì)完全關(guān)閉, 這一問(wèn)題可以通過(guò)調(diào)整時(shí)序來(lái)解決。

1.3 讀操作和位線(xiàn)充電循環(huán)工作流程

圖 3 為讀操作的波形。首先, 將 FSBC 的兩根位線(xiàn)預(yù)充電至高電平, CSP 的初始化開(kāi)始: Ini_nc 和iso_nc 各自打開(kāi) MC 和 MI, 結(jié)果使 NV_point 和CS_point 的電壓下降到 0。然后, WL 和 NVSS_en 導(dǎo)通,從而通過(guò) PD 和 VSS_switch, 在 CVSS 和 CS_point之間建立連接。同時(shí), ini_set 的信號(hào)從低電平變?yōu)楦唠娖? 由于 NV_cap 和 CS_cap 的兩個(gè)極板之間的電壓差不能立即改變, 因此 CS_point 和 NV_point的電壓都下降到負(fù)值。如圖 2(a)所示, 來(lái)自存儲(chǔ)“0”的 Q 節(jié)點(diǎn)相應(yīng)位線(xiàn)的放電電荷被 CS_cap 接收, 致使 CS_point 的電壓從負(fù)電平上升。當(dāng) WL 關(guān)閉時(shí),CS_point 電平接近 0。

圖2 實(shí)際電路圖Fig. 2 Actual circuit diagram

圖3 讀操作的波形Fig. 3 Waveform of read operation

使用 NVSS 作為讀輔助有兩個(gè)明顯的優(yōu)點(diǎn): 一是 CS_cap 的負(fù)電壓使得 FSBC 的 CVSS 電壓變?yōu)樨?fù)值, 增加了對(duì)應(yīng)位線(xiàn)的放電速率, 加快讀出速度;二是因?yàn)?PD 一直工作在線(xiàn)性區(qū), 存“0”節(jié)點(diǎn)的電壓也被拉至負(fù)電平, 由此存“0”節(jié)點(diǎn)的穩(wěn)定性得到增強(qiáng)。另外, NVSS 還允許位線(xiàn)的電平快速降低至 0,進(jìn)一步減輕位線(xiàn)的正電平對(duì)存“0”節(jié)點(diǎn)的影響。存“0”節(jié)點(diǎn)的負(fù)電壓使存“1”節(jié)點(diǎn)的 NMOS 被完全關(guān)斷, 對(duì)應(yīng)的 PMOS 被加強(qiáng), 使得存“1”節(jié)點(diǎn)的穩(wěn)定性更強(qiáng)。因此, 使用 NVSS 的 FSBC 的讀穩(wěn)定性得到增強(qiáng)。

靈敏放大器(sensitive amplifier, SA)從 FSBC 讀出數(shù)據(jù)后, WL 和 NVSS_en 被關(guān)斷, 存“0”節(jié)點(diǎn)的電壓恢復(fù)到 0。同時(shí), 信號(hào) ini_set 從 0 跳變?yōu)楦唠娖?使 CS_point 的電壓從低電平升至 0.7～0.8 V。當(dāng)NV_cap 和 CS_cap 的極板電壓都在 ini_set 的作用下完全反轉(zhuǎn)后, 控制信號(hào)會(huì)控制 CS_cap 與已經(jīng)被存“0”節(jié)點(diǎn)放電的位線(xiàn)電荷共享, 使位線(xiàn)電平被從 0 抬高, 于是位線(xiàn)在下一個(gè)讀周期中的預(yù)充電能量損耗減少, 最大幅度可減少 50%的位線(xiàn)預(yù)充功耗。在將NV_cap 和 CS_cap 的電平從低電壓拉到高電壓時(shí),也存在翻轉(zhuǎn)功耗, 可將電容狀態(tài)翻轉(zhuǎn)的功率損耗視為電容器充電能量和電容器電勢(shì)能變化之和。與減少的位線(xiàn)預(yù)充電能量相比, 這種程序的損耗是可以接受的。在傳統(tǒng)陣列中, 位線(xiàn)上的電荷被無(wú)意義地放電到 GND, 但在本設(shè)計(jì)中, CSP 循環(huán)利用位線(xiàn)電荷有效地節(jié)省了預(yù)充電的電能消耗。

NV_cap 和 CS_cap 的電容可通過(guò)以下公式并通過(guò)仿真來(lái)選擇, 以便限制實(shí)際電路面積。

其中,VNV是 CSP 生成的負(fù)電壓值, 幾乎等于–0.8 V;Vitrl指位線(xiàn)與 CS_point 做電荷共享后的平均電壓;Vrecharge是 ini_set 從高變低時(shí) CS-point 的電壓;Vdiv表示電荷循環(huán)后的位線(xiàn)電壓, 在VDD/2左右。設(shè)計(jì)中, 電荷共享電容CS_cap略大于位線(xiàn)電容, 以便在WL脈沖結(jié)束時(shí)數(shù)據(jù)存“0”節(jié)點(diǎn)的位線(xiàn)電壓可以快速地降至0(Vitrl=0)以及中和其余單元向負(fù)壓節(jié)點(diǎn)的漏電。負(fù)壓電容NV_cap至少是CS_cap的4倍, 因?yàn)镹V_cap的意義是為CS_cap提供盡可能穩(wěn)定的負(fù)電壓, 以便CS_cap準(zhǔn)備好從位線(xiàn)接收電荷。

1.4 寫(xiě)輔助電路工作流程

在寫(xiě)操作期間, 寫(xiě)輔助NBL由CSP產(chǎn)生的負(fù)電壓生成。當(dāng)寫(xiě)使能信號(hào)到達(dá)時(shí), 寫(xiě)驅(qū)動(dòng)器會(huì)控制相應(yīng)的位線(xiàn)充電至VDD或與CS_cap共享電荷。寫(xiě)操作期間, CSP無(wú)論在結(jié)構(gòu)上還是在時(shí)序上都與讀操作沒(méi)有任何區(qū)別。WL關(guān)閉后, 由div_en控制的NMOS對(duì)兩個(gè)位線(xiàn)的電壓進(jìn)行平均。要實(shí)現(xiàn)的效果是, 在一個(gè)寫(xiě)周期之后, 在CSP與位線(xiàn)之間的電荷共享的幫助下, 兩個(gè)位線(xiàn)的平均電壓相等且不低于VDD/2, 這樣可以使下一個(gè)寫(xiě)周期開(kāi)始的位線(xiàn)充電能耗盡量降低。

圖4為本設(shè)計(jì)中的寫(xiě)驅(qū)動(dòng)電路。由寫(xiě)輸入DIN0、寫(xiě)使能W_EN和初始化ini_nc這3個(gè)信號(hào)共同決定對(duì)相應(yīng)位線(xiàn)進(jìn)行充電還是放電到0, 再加載負(fù)電平。

圖4 設(shè)計(jì)中采用的寫(xiě)驅(qū)動(dòng)電路Fig. 4 Write drive circuit used in the design

2 結(jié)果分析

本文中, SNM和WNM是量化SRAM讀寫(xiě)穩(wěn)定度的主要指標(biāo)。如圖5所示, 使用輔助電路的SNM和WNM比不使用輔助設(shè)計(jì)的分別提高32.6%和647.9%。SNM改善的原因是NVSS讀輔助產(chǎn)生帶負(fù)電平的存“0”節(jié)點(diǎn), 這樣的“0”節(jié)點(diǎn)數(shù)據(jù)不容易被較高的位線(xiàn)或其他外部噪聲電壓干擾或改變, 同時(shí)存“1”節(jié)點(diǎn)的穩(wěn)定性也得到增強(qiáng)。

圖5 有輔助電路和無(wú)輔助電路的陣列SNM 和WNM 比較Fig. 5 Comparison of array SNM and WNM with and without assst circuit

WNM 提高的原因是使用了 NBL 技術(shù)。位線(xiàn)上的負(fù)電壓可以使最初存儲(chǔ)“1”的節(jié)點(diǎn)狀態(tài)迅速翻轉(zhuǎn)為“0”?？梢詫?WNM 近似地視為單元的翻轉(zhuǎn)電壓與 VDD 之間的電壓差, 而負(fù)電壓可以有效地降低單元的翻轉(zhuǎn)電壓, 即 WNM 得到顯著改善。

圖 6 為有輔助與無(wú)輔助電路各部分的功耗對(duì)比情況。R_w/o 表示有輔助與無(wú)輔助的讀操作, W_w/o 表示有輔助與無(wú)輔助的寫(xiě)操作。實(shí)際上, 讀操作僅使預(yù)充電的位線(xiàn)放電, 因此 R_w 和 R_o 之間的讀操作單元的功耗沒(méi)有顯著的差異。在使用NBL輔助的情況下, 該單元的寫(xiě)功耗比未使用NBL 降低約 43%。這是因?yàn)?NBL 增加了寫(xiě)速度, 使得 FSBC在兩個(gè)穩(wěn)定狀態(tài)之間切換的時(shí)間大大減少, 即減少了 VDD 與 GND 之間切換電流的導(dǎo)通時(shí)間, 從而顯著地降低用于位單元寫(xiě)操作的寫(xiě)功耗。

圖6 陣列不同部分的能耗對(duì)比Fig. 6 Energy consumption comparison of different parts

WL 關(guān)閉之后, 通過(guò) CS_cap 與位線(xiàn)之間的的電荷共享, 使位線(xiàn)的電壓被上拉, 從而在下一個(gè)周期開(kāi)始時(shí)降低預(yù)充電功耗。如圖 5 所示, 讀寫(xiě)周期中的預(yù)充電或電壓轉(zhuǎn)換功耗分別降低 50%和 68.3%,與預(yù)充電功耗的降低相比, 輔助電路的功耗 CRC可以忽略。CRC 電路的功耗主要包括兩個(gè)電容電壓切換的損耗以及電容器電勢(shì)能的變化(NV_cap 電容器的電荷在第一次開(kāi)機(jī)時(shí)要消耗大量電能來(lái)完成充電, 以便起到提供穩(wěn)定負(fù)壓的作用)。

在常規(guī)陣列的讀操作中, 從 VDD 獲得的功率是用來(lái)將位線(xiàn)預(yù)充電至 VDD, 單元本身不會(huì)消耗太多的能量。并且, 只要 SA 有較好的靈敏度和 PVT包容度, 沒(méi)有讀輔助功能的 SRAM 設(shè)計(jì)也不需要全幅位線(xiàn)。在常規(guī)陣列的寫(xiě)操作中, 根據(jù)輸入對(duì)大扇出位線(xiàn)電壓進(jìn)行切換是寫(xiě)操作的主要?jiǎng)討B(tài)功耗來(lái)源。在本文的陣列中, CRC 用于實(shí)現(xiàn)位線(xiàn)從 VDD到 GND 的完全放電, 并通過(guò)充電循環(huán), 將其重新充電回 VDD/2。因此, 在這種設(shè)計(jì)中, 位線(xiàn)與 CRC 之間有相對(duì)大量的電荷流動(dòng), 與沒(méi)有輔助的設(shè)計(jì)相比,本文的設(shè)計(jì)更容易加熱。如圖 7 所示, 熱功率 heat_pwr 明顯大于單純來(lái)自外部電源 vdd_pwr 的功率。

圖7 電源的能耗和熱功耗的對(duì)比Fig. 7 Comparison of power consumption and thermal power consumption

圖 8 為具有輔助電路和不具有讀操作的位線(xiàn)電壓變化的比較。沒(méi)有輔助電路的位單元的位線(xiàn)電壓不能在 300 ps 內(nèi)降至 0, 而 NVSS 讀輔助可改善這一情況。在本設(shè)計(jì)中, 數(shù)據(jù)“0”節(jié)點(diǎn)的位線(xiàn)可以在讀過(guò)程中借助 CRC 完全放電, 因此 SA 對(duì) FinFET 的PVT 波動(dòng)不大敏感。

圖8 讀操作位線(xiàn)在有輔助電路和無(wú)輔助電路的波形對(duì)比Fig. 8 Voltage waveform comparison of the bit line with and without assist circuit

在每個(gè)讀寫(xiě)周期結(jié)束時(shí), CS_cap 和位線(xiàn)進(jìn)行由CRC 控制的充電循環(huán), 減少下一個(gè)周期中位線(xiàn)的預(yù)充電能量。但是, 此過(guò)程將需要一定的時(shí)間才能完成, 因此結(jié)構(gòu)將占用一個(gè)周期中更多的時(shí)間, 降低了工作頻率。

圖 9 為基于不同讀寫(xiě)輔助電路的 SRAM 讀寫(xiě)功耗對(duì)比情況, 各個(gè)電路在 1 GHZ 工作頻率下的最小工作電壓都可以達(dá)到 0.6 V。通常寫(xiě)輔助電路會(huì)增加SRAM 的寫(xiě)入功耗, 如文獻(xiàn)[5–6,8]中的寫(xiě)入功耗分別為不使用輔助電路的 1.59, 1.28 和 1.46 倍, 這是由于文獻(xiàn)[5–6]中用于電荷共享的電荷被直接放掉了, 文獻(xiàn)[8]中的電荷循環(huán)利用率并不高, 并且輔助效果也不理想。本文提出的輔助電路使用額外的電能來(lái)改變共享電容的電壓狀態(tài), 維護(hù)電荷循環(huán)的穩(wěn)定性, 并且可以顯著地減少位線(xiàn)的狀態(tài)變化功耗,所以總體功耗比不使用輔助電路的 SRAM 陣列的寫(xiě)功耗更小, 僅為其 58%。

圖9 不同輔助電路的能耗對(duì)比(工作電壓為 0.8 V)Fig. 9 Power consumption comparison of different assist circuits (VDD is 0.8 V)

在一個(gè)讀周期內(nèi), 放電的位線(xiàn)會(huì)在周期末充電至高電平, 所以讀周期的能耗主要是位線(xiàn)充電的功耗, 與不用輔助電路的 SRAM 相比, 讀功耗下降23%。

對(duì) SRAM 來(lái)說(shuō), 還需要考慮電路的工藝、電壓和溫度等 PVT 因素對(duì)其讀寫(xiě)特性的影響, 圖 10 為本設(shè)計(jì)讀操作的蒙特卡洛仿真結(jié)果, 可以看出, 在不同工藝角和溫度下, 在位線(xiàn)電壓在輔助電路的幫助下, 300 ps 內(nèi)可以降至 200 mV 以下, 從而可以使SA 穩(wěn)定地工作。在 25oC 和 125oC 條件下, 位線(xiàn)電壓的區(qū)別不大, 都可以在 300 ps 內(nèi)降至 0。因此, 本設(shè)計(jì)表現(xiàn)出較好的抗 PVT 特性。

圖10 讀操作的2000 點(diǎn)Monte Carlo 仿真結(jié)果Fig. 10 2000-point Monte Carlo simulation result of read operation

3 結(jié)論

本文提出一種具有基于位線(xiàn)電荷循環(huán)思想的讀寫(xiě)輔助電路的 SRAM 陣列, 旨在獲得更低的功耗、更快的讀出速度以及更好的 SNM/WNM?；跇?biāo)準(zhǔn) 14 nm spice 模型的 0.8V SRAM 陣列仿真結(jié)果顯示, 與傳統(tǒng)的 SRAM 陣列相比, 輔助電路可以將總功耗降低 23%～43%, 并有效地將 SNM 和 WNM 分別提高 25%和 647.9%。