杜秋娟

摘 要：在現(xiàn)代戰(zhàn)爭(zhēng)中，戰(zhàn)場(chǎng)的環(huán)境變得越來(lái)越復(fù)雜，為了保證信息傳輸?shù)陌踩?，需要使用低截獲雷達(dá)來(lái)發(fā)射復(fù)雜的雷達(dá)波形，避免信息被敵人截取。對(duì)于原有的雷達(dá)波形發(fā)生器，主要使用的是專用的DDS芯片，其工作頻率較低并且使用起來(lái)較為笨重，不能夠適應(yīng)未來(lái)戰(zhàn)爭(zhēng)的實(shí)際需求。針對(duì)這種情況，本文提出了一種通用高速DA加FPGA的波形發(fā)生器架構(gòu)，對(duì)幾種常見的低截獲波形進(jìn)行介紹，通過(guò)使用FPGA實(shí)時(shí)計(jì)算波形參數(shù)的方法，能夠產(chǎn)生需要的雷達(dá)波形，能夠滿足應(yīng)用要求，對(duì)提高未來(lái)戰(zhàn)場(chǎng)的適應(yīng)性有一定幫助。

關(guān)鍵詞：雷達(dá)波形;發(fā)生器;實(shí)時(shí)計(jì)算

0引言

為了能夠適應(yīng)未來(lái)更加復(fù)雜的戰(zhàn)場(chǎng)環(huán)境，雷達(dá)相關(guān)技術(shù)在不斷的發(fā)展，干擾技術(shù)與抗干擾技術(shù)在互相對(duì)抗的過(guò)程中共同進(jìn)步。數(shù)字射頻存儲(chǔ)技術(shù)（DRFM）作為新技術(shù)，能夠?qū)走_(dá)的發(fā)射波形進(jìn)行較為快速的接收、存儲(chǔ)以及轉(zhuǎn)發(fā)，從而能夠?qū)崿F(xiàn)較為有效的欺騙。為了能夠?qū)@種干擾進(jìn)行抵抗，低截獲頻率雷達(dá)需要發(fā)射不同類型的復(fù)雜波形，使目標(biāo)檢測(cè)以及識(shí)別的概率可以得到提升，并且避免被敵方截獲檢測(cè)、

直接數(shù)字頻率合成器（DDS）使用的是數(shù)字化的方法對(duì)不同類型的波形進(jìn)行合成，分辨率較高并且使用較為靈活。傳統(tǒng)的雷達(dá)波形主要使用的是專用DDS芯片來(lái)進(jìn)行工作，但實(shí)際性能受芯片參數(shù)較大影響，不能夠滿足新型復(fù)雜波形的應(yīng)用需求。而高速DA加FPGA實(shí)現(xiàn)DDS功能的架構(gòu)在編程能力上更加突出，應(yīng)用的靈活性更好，應(yīng)用性變得越來(lái)越廣。

本文所提出的雷達(dá)波形發(fā)生器是以實(shí)時(shí)計(jì)算為基礎(chǔ)，使用的是FPGA芯片，以及AD9129射頻數(shù)模轉(zhuǎn)換器。在FPGA的內(nèi)部進(jìn)行實(shí)時(shí)計(jì)算，按照輸入的波形參數(shù)能夠較為靈活的生成不同類型的復(fù)雜雷達(dá)波形，確保存儲(chǔ)資源的合理利用。

1波形設(shè)計(jì)

1.1線性調(diào)頻波形

在雷達(dá)系統(tǒng)中，較多的波形之一是線性調(diào)頻信號(hào)，這種波形對(duì)多普勒頻移并不敏感，同時(shí)具有低截獲的水平，復(fù)信號(hào)的形式為：

式中：T—脈沖寬度，f0—載波頻率，k—線性調(diào)斜頻率。

DDS在進(jìn)行波形發(fā)射時(shí)，通常取實(shí)部當(dāng)做實(shí)信號(hào)來(lái)使用，通過(guò)求導(dǎo)相位從而獲得頻率：

f（t）=f0+kt

普通正弦波的頻率數(shù)值是固定的，但線性調(diào)頻信號(hào)的頻率值則是呈線性變化的狀態(tài)，并且相位隨頻率也進(jìn)行相應(yīng)的變化。所以在使用DDS時(shí)，必須采用頻率累加器以及相位累加器。頻率累加器需要對(duì)初始的頻率進(jìn)行設(shè)置，之后每個(gè)時(shí)鐘周期累加K對(duì)應(yīng)的頻率控制字。頻率累加器的輸出進(jìn)到相位累加器繼續(xù)進(jìn)行累加，累加完成的結(jié)果中高位的送到相位幅度轉(zhuǎn)換器中進(jìn)行查表，表格中的內(nèi)容還是正弦波的數(shù)值。因?yàn)榫€性調(diào)頻信號(hào)的相位為t的二次多項(xiàng)式，如果相位表達(dá)式是階數(shù)較高的多項(xiàng)式時(shí)，使用同樣的方法，借助多級(jí)累加器從而完成復(fù)雜波形的輸出。

DDS的頻率設(shè)定為2GHz，將線性調(diào)頻信號(hào)的載波頻率設(shè)定為500MHz，時(shí)寬取10μs，帶寬定為60MHz，將調(diào)斜頻率定位正數(shù)。

1.2巴克碼波形

雷達(dá)波形能夠分成調(diào)相波形和調(diào)頻波形，常用的調(diào)頻波形有步進(jìn)頻率信號(hào)等，調(diào)相波形則包括二相以及多相編碼信號(hào)等，相位較為離散，并且不會(huì)被輕易截獲。二相編碼中巴克碼是常用的一種，巴克碼最長(zhǎng)能夠達(dá)到13位，而以13為巴克碼為基礎(chǔ)的二相編碼脈沖信號(hào)的復(fù)包絡(luò)為：

式中：un是相位的編碼（+1，-1），Tb是子脈沖的寬度。把一個(gè)脈沖分成13個(gè)子脈沖，利用巴克碼對(duì)固定的載頻進(jìn)行相應(yīng)的調(diào)制，最終獲得巴克碼調(diào)制脈沖串。

DDS的頻率設(shè)定為2GHz，將載波頻率設(shè)定為500MHz，子脈沖的寬度設(shè)定為50ns，總脈寬設(shè)定為13μs。

FPGA在工作時(shí)，利用計(jì)數(shù)器對(duì)不同子脈沖輸出的時(shí)序進(jìn)行控制，頻率控制字根據(jù)載波頻率進(jìn)行相應(yīng)的設(shè)置，累加器輸出后進(jìn)行查表獲得相應(yīng)的幅度結(jié)果，之后根據(jù)子脈沖所對(duì)應(yīng)的相位編碼進(jìn)行對(duì)應(yīng)的調(diào)制。

1.3抗DRFM干擾波形

在確保雷達(dá)的探測(cè)性能能夠達(dá)到要求時(shí)，還需要盡量避免被敵方信號(hào)干擾。原有的雷達(dá)波形在形式上比較固定，如果對(duì)方利用DRFM技術(shù)，容易被存儲(chǔ)轉(zhuǎn)發(fā)進(jìn)而進(jìn)行干擾，因此對(duì)雷達(dá)波形的靈活性提出了較高的要求，確保對(duì)方不能夠?qū)π盘?hào)進(jìn)行識(shí)別，或者就算識(shí)別了也不能夠進(jìn)行干擾。

SVLFM是一種抵抗DRFM技術(shù)的變斜率線性調(diào)頻信號(hào)，這種信號(hào)基于LFM信號(hào)，在每個(gè)脈沖重復(fù)周期中添加一個(gè)己方知道的隨機(jī)相位擾動(dòng)。SVLFM信號(hào)具有較好自相關(guān)特性，訂單互相關(guān)特性比較差，從而導(dǎo)致干擾信號(hào)和回波信號(hào)不能夠進(jìn)行匹配，進(jìn)而達(dá)到抗干擾的目標(biāo)。

式中：γm是己方所知的隨機(jī)數(shù)，當(dāng)加入隨機(jī)相位擾動(dòng)后，線性調(diào)斜頻率從k變成k+γm，一般γm的絕對(duì)值需要低于k。并且因?yàn)榫€性調(diào)斜頻率出現(xiàn)了改變，為了確保帶寬不會(huì)出現(xiàn)波動(dòng)，在發(fā)射信號(hào)時(shí)必須按一定比例進(jìn)行相應(yīng)的調(diào)整。FPGA在使用時(shí)，使用相位累加器在進(jìn)行計(jì)算的過(guò)程中加入相應(yīng)的相位擾動(dòng)便能夠滿足要求，利用線性反饋移位寄存器能夠生成相應(yīng)的偽隨機(jī)數(shù)。

2發(fā)生器的設(shè)計(jì)

使用AD9129射頻數(shù)模轉(zhuǎn)換器當(dāng)作DA的芯片，位寬是14位，有基帶以及混頻等多種模式，從而能夠適用于多種頻段，所支持的射頻合成頻率最多能夠達(dá)到4.2GHz，能夠應(yīng)用在雷達(dá)系統(tǒng)中。

本文設(shè)計(jì)的雷達(dá)波形發(fā)生器使用的頻率為2GHz，按照輸入的參數(shù)得到雷達(dá)波形的幅度數(shù)據(jù)，每個(gè)250MHz時(shí)鐘周期把并行的8個(gè)采樣點(diǎn)，一共112bit數(shù)據(jù)存到FIFO緩存中。將所需的數(shù)據(jù)從FIFO中讀出，之后按照高位和低位，把數(shù)據(jù)分成4組。每組數(shù)據(jù)截取到1bit的數(shù)據(jù)，之后送到OSERDESE2，并完成4：1的并串轉(zhuǎn)換，一共28路。為了能夠滿足GHz級(jí)的高速數(shù)據(jù)轉(zhuǎn)換，選擇的射頻數(shù)模轉(zhuǎn)換器提供了源同步LVDS接口，具有有P0和P1數(shù)據(jù)接口，每個(gè)接口都是14bit差分接口。采用這種FPGA的接口速度能夠降到DA時(shí)鐘速率的二分之一，從而大大減小了設(shè)計(jì)的難度。28路OSERDESE2的輸出分廠上下兩組，具體對(duì)應(yīng)的是P0接口與P1接口，送到28個(gè)OBUFDS完成單端到差分的轉(zhuǎn)換。在時(shí)鐘上，射頻數(shù)模信號(hào)需要輸出DCO時(shí)鐘當(dāng)做數(shù)據(jù)源提供時(shí)鐘，F(xiàn)PGA要向AD9129輸出DCI時(shí)鐘，從而完成接口的數(shù)據(jù)同步，這兩個(gè)都是DA時(shí)鐘速率的四分之一。除此之外，AD9129利用串行的外設(shè)接口實(shí)現(xiàn)寄存器的讀寫，能夠?qū)A工作模式以及幅度等相關(guān)參數(shù)進(jìn)行配置。最后AD9129把數(shù)模轉(zhuǎn)換的結(jié)果送到低通濾波器完成相應(yīng)的輸出。

3結(jié)語(yǔ)

本文設(shè)計(jì)的雷達(dá)波形發(fā)生器是基于實(shí)時(shí)計(jì)算完成的，采用的是高速DA加FPGA的架構(gòu)，將FPGA編程靈活的特性充分的發(fā)揮了出來(lái)。能夠產(chǎn)生時(shí)寬加大以及帶寬較大的多種復(fù)雜波形，并且經(jīng)過(guò)相關(guān)試驗(yàn)進(jìn)行驗(yàn)證，其性能的穩(wěn)定以及可靠的。