熊 淳，張榮福

（上海理工大學 光電信息與計算機工程學院，上海 200093）

引 言

在國民經濟快速增長以及科學技術迅猛發(fā)展的大環(huán)境下，測控技術與儀器產業(yè)不斷發(fā)展，各個行業(yè)如軍事、醫(yī)療、體育、航天等對于儀器設備的要求越來越高，尤其是在高精度的檢測以及監(jiān)控中，儀器設備起著至關重要的作用，小型化、便攜化隨之成為普遍追求的目標。在實際應用中，要求信號采集系統(tǒng)具有實時性好、速率快、穩(wěn)定性高的特點。為了能提取雷達信號中攜帶的距離、速度等信息，需要有高速的雷達采集系統(tǒng)對前端雷達信號進行精確的采集，方能保證解析出來信息的準確性。

目前有基于單片機ARM[1]的數據采集系統(tǒng)，應用此種方式設計的雷達采集系統(tǒng)，因單片機本身AD轉換涉及中斷進出需要時間，盡管只需幾微秒，但會使整個雷達采集系統(tǒng)的轉換速率不高。另外也有基于DSP構建的雷達采集系統(tǒng)[2]，雖然其優(yōu)勢是可以實現(xiàn)將前端采集和后端數據處理緊密結合，但是由于在DSP中程序不可并行執(zhí)行，所以該類采集系統(tǒng)在程序的執(zhí)行力以及采集速度方面是一個劣勢。

目前，隨著采集技術越來越先進，總線技術的發(fā)展也提高了信號采集的速率和精度，許多對于采集精度要求特別高的雷達采集系統(tǒng)中都搭載了基于總線的數據采集板卡[3]，如許多主流的生產商如NI、GAGE等都推出了滿足各種場合需求的采集板卡[4]。雖然該系統(tǒng)可大大滿足對于采樣精度和速率的要求，但是采集板卡造價過于昂貴，且作為單獨設備使用不利于攜帶也不適用于構成小型化的雷達系統(tǒng)。

基于上述問題，本文設計了一種以現(xiàn)場可編程邏輯門陣列（field programmable gate array，F(xiàn)PGA）作為主控制器的雷達采集系統(tǒng)[5]。FPGA作為雷達采集系統(tǒng)核心，控制前端信號產生、信號采集以及信號傳輸。該系統(tǒng)利用FPGA內部硬件并行的優(yōu)勢可以大大提高程序執(zhí)行效率，提高采集速率。因FPGA內部具有可定制的電路，能在短時間內完成FPGA設計的迭代，相較大型數據采集板卡，基于FPGA的采集系統(tǒng)成本更低，且體積小更易攜帶，方便測量。

1 雷達采樣系統(tǒng)組成

雷達采樣系統(tǒng)的總體結構如圖1所示，整個系統(tǒng)由雷達前端收發(fā)部分、AD采集部分、數據緩存部分、串口收發(fā)部分、數據顯示部分等組成。雷達前端主要是由實驗室雷達信號收發(fā)電路板構成，由FPGA生成控制信號驅動雷達前端ADF4158芯片[6]以及Infineon BGT24MTR12芯片[7]。ADF4158產生調制信號，BGT24MTR12產生24 GHz調頻連續(xù)波雷達信號并對回波信號進行混頻降頻處理。AD采集部分利用AD7606芯片[8-9]（最大采樣率200 kHz）對經過混頻以及取下變頻以后的回波信號進行數據采集，由于中頻信號經過降頻處理，頻率在幾千赫茲。故本系統(tǒng)數據采樣率定為20 kHz，一次采集1 024個點，以實現(xiàn)信號的完整采集。數據緩存部分利用FPGA內部RAM進行每次1 024個數據的緩存。數據收發(fā)部分利用UART串口轉USB模式進行FPGA與上位機的通信。整個采集板卡的系統(tǒng)工作頻率為50 MHz，供電電壓為+5 V。

圖1 雷達采樣系統(tǒng)總體結構Fig.1 Overall structure of radar sampling system

2 系統(tǒng)硬件實現(xiàn)及主要電路設計

2.1 數據采集電路

AD數模轉換器是整個系統(tǒng)的核心器件，它影響著整個系統(tǒng)的采樣精度、吞吐率，所以AD轉換芯片的選型至關重要。本文選擇ADI公司的7606系列芯片AD7606-4[10]，其片內集成了輸入放大器、過壓保護電路、二階模擬抗混疊濾波器、模擬多路復用器、數字濾波器、2.5 V基準電壓源以及高速串行并行接口。所有通道每秒均以高達200 000樣本的吞吐速率采樣。輸入鉗位保護電路可以耐受最高±16.5 V的電壓。

AD采樣部分電路圖如圖2所示。

圖2 AD采樣電路Fig.2 AD sampling circuit

2.2 串口收發(fā)電路

數據采集完成之后，需要發(fā)送到PC端進行數據顯示，本系統(tǒng)選用串口通信的方式，串口收發(fā)部分電路如圖3所示。

圖3 串口收發(fā)電路Fig.3 Serial port transceiver circuit

使用USB轉串口的方式，優(yōu)點在于不涉及到電氣協(xié)議標準，硬件連接簡單。FPGA兩個可以自由定義的I/O口與發(fā)送引腳UART_TXD和UART_RXD相連，兩路信號各接一個LED燈可顯示此時是否有數據正在傳輸。CP2102 是一個專用的USB轉串口芯片，CP2102與其他USB-UART轉接電路的工作原理類似，通過驅動程序將PC的USB口虛擬成COM口以達到擴展的目的。

2.3 電源電路

由于系統(tǒng)外設以及FPGA各個Bank工作電壓不一致，故需要低壓差線性穩(wěn)壓器（LDO）與DC-DC芯片提供不同的工作電壓[11-12]，對于本系統(tǒng)而言，需要+1.0 V、+1.8 V、+3.3 V電壓，系統(tǒng)供電電源為+5 V。圖4是電源上電順序圖，LDO要求輸入輸出的電壓不可相差太大，但LDO穩(wěn)壓芯片穩(wěn)定性相對較好，負載的響應更快，電壓輸出紋波較小，對于電源的干擾很小，故本系統(tǒng)選用SPX3819M5-3-3芯片實現(xiàn)由+5 V到+3.3 V的電壓轉換。而從+5 V到+1.0 V、+1.8 V的壓降選用直流電壓到直流電壓（DC-DC）的轉換芯片來實現(xiàn)。相對LDO芯片而言，DC-DC芯片的優(yōu)點是轉換效率高，輸入電壓范圍更寬，缺點是響應不如LDO芯片，輸出紋波較大。對于壓降較大的輸出電壓而言，有略微的波動不會影響整個模塊的工作。

圖4 電源上電順序圖Fig.4 Power on sequence

3 系統(tǒng)仿真

3.1 系統(tǒng)控制軟件

系統(tǒng)軟件流程如圖5所示。

圖5 系統(tǒng)軟件流程圖Fig.5 Flow chart of system software

3.2 雷達前端驅動模塊

雷達信號的產生主要由ADF4158芯片和BGT24MTR12芯片起著關鍵的作用。以FPGA作為控制器，選擇SPI通信協(xié)議模式給ADF4158以及BGT24MTR12內部各個寄存器賦值，使芯片工作。SPI（串行外設接口）是一種高速、全雙工同步的通信總線，其在FPGA的芯片引腳上僅占據4根線（由于本系統(tǒng)只有數據的單向傳輸，故使用三線制SPI模式），使通信變得更簡單、高效。

ADF4158時序圖如圖6所示。

圖6 ADF4158時序圖Fig.6 ADF4158 sequence

FPGA通過I/O口[13]賦予ADF4158時鐘、數據以及使能端信號，在時鐘上升沿發(fā)送數據，下降沿接受數據。FPGA內部有8個寄存器，分別寄存外部電壓控制振蕩器（VCO）的輸出頻率、調制信號波形、調頻步長以及調制周期等[14]。按照Datasheet里的寄存器賦值順序，在每賦值一個32位寄存器之前將使能端設為低電平，賦值結束后將使能端設為高電平，目標調制信號周期為8 ms，調制信號頻率帶寬為200 MHz。

對于BGT24MTR12，同樣采用三線制SPI模式。其時序圖與ADF4158相似，為了節(jié)約前端雷達板間I/O引腳，并優(yōu)化前端雷達印制電路板的布局，ADF4158與BGT24MTR12共用一個時鐘端以及數據輸入端，通過芯片的使能端來控制數據的寫入。

ADF4158芯片數據傳輸過程仿真如圖7所示。

圖7 ADF4158數據傳輸Fig.7 ADF4158 data transmission

圖7 仿真結果顯示了第2到第4個數據的傳輸過程，每一個時鐘周期傳遞1 bit數據，待一個完整數據傳輸完成，拉高使能端。在下次數據傳輸之前再將使能端置為低電平，并且BGT24MTR12使能端全程置為高電平。從仿真結果可知，軟件完全符合流程圖設計。

BGT24MTR12芯片數據輸出過程仿真如圖8所示。

圖8 BGT24MTR12數據傳輸Fig.8 BGT24MTR12 data transmission

從圖8仿真圖可以看出，前20個ADF4158數據完成傳輸后，ADF4158使能端置為高電平，BGT24MTR12使能端置為低電平，完成16 bit數據傳輸，仿真結果符合設計要求。

3.3 AD采樣模塊

FPGA對AD7606[15-16]的控制主要是通過對轉換信號CONVSTAB、片選信號CS、時鐘信號SCLK賦值來實現(xiàn)，對于本系統(tǒng)，采樣率設置為20 kHz。仿真如圖9所示。

圖9 AD7606采樣Fig.9 AD7606 sampling

當CONVST AB由低電平再變?yōu)楦唠娖綍r，上升沿啟動所有模擬輸入通道的采樣。當Busy信號為低電平時（仿真時默認Busy信號始終為低電平，現(xiàn)實中是來自于AD7606內部的Busy信號反饋）表示模擬信號轉換完成且可以讀取。此時將CS，RD信號設為低電平，完成數據讀入到相應的寄存器中。

3.4 數據發(fā)送模塊

本系統(tǒng)選用UART串口發(fā)送模式給PC端發(fā)送數據，串口波特率為119 200 bit/s，異步串口通信協(xié)議時序[17]如圖10所示。

圖10 串口數據構成Fig.10 Composition of serial port data

每一次傳輸從一個低位起始位開始，一次發(fā)送8個數據，由于本系統(tǒng)傳輸不需要使用奇偶位，故當第8 bit傳輸完成后就設為高電平。從波形可以看出起始位是低電平，停止位、空閑位都是高電平，利用此特點可以認為一個下降沿事件發(fā)生時開始一次數據的傳輸。該部分選用狀態(tài)機實現(xiàn)，狀態(tài)機轉換圖[18]如圖11所示。

圖11 串口數據發(fā)送狀態(tài)轉換圖F ig. 11 State transition diagram of serial port data transmission

串口數據發(fā)送仿真圖如圖12所示。

圖12 串口發(fā)送仿真Fig.12 Simulation of serial port sending

由于串口一次性發(fā)送8位數據，而前端AD7606讀出的數據是16 bit，需要在發(fā)送之前做一次數據拆分，待數據傳輸給PC端后，再做數據的合并，從而滿足數據傳輸的要求。當valid和ready信號同時為高電平時，tx_reg信號設為低電平，開始一次數據傳輸，8 bit數據傳輸完畢，將tx_reg信號設為高電平完成一次傳輸，tx_cnt對數據依次計數。由圖12可看出，數據依次發(fā)送，無數據丟失現(xiàn)象，滿足FPGA與 PC端通信要求。

4 測試結果分析

FPGA采集系統(tǒng)實物及測試平臺如圖13、圖14所示。

圖13 采集系統(tǒng)實物圖Fig.13 Photo of the acquisition system

圖14 測試平臺Fig.14 Test platform

雷達前端采集系統(tǒng)主要實現(xiàn)數據的正常采集，并將有效信號交與后端系統(tǒng)進行數據處理。本文系統(tǒng)功能驗證是通過建立MATLAB GUI界面來完成。

數據采樣設置如下：采樣頻率20 kHz、采樣點數1 024、采樣周期8 ms。

斜坡完成信號用于后端區(qū)分調頻連續(xù)波的上頻段和下頻段，這樣可以保證后端測速測距的精度更高。斜坡完成信號如圖15所示。

圖15 斜坡完成信號Fig.15 Slope completion signal

可以觀察到每4 ms就會有一個脈沖信號產生，前端斜坡使能完成，信號采樣正確。

中頻信號攜帶的頻率信息用于后端對其進行解析，得到速度、距離等有用信息。多周期中頻信號與單周期中頻信號分別如圖16、圖17所示。雷達調制信號如圖18所示，用于調制中頻信號周期和作為中頻信號采集的觸發(fā)信號。

圖16 多周期中頻信號Fig.16 Multi-period IF-signal

圖17 單周期中頻信號Fig.17 Single period IF-signal

圖18 調制信號Fig.18 Modulation signal

5 結 論

本文設計了基于FPGA的雷達信號采集系統(tǒng)。主要介紹了系統(tǒng)主要電路，并對系統(tǒng)每一部分做功能仿真，最后搭建實驗測試平臺，將前端調制信號、中頻信號等接入雷達采集系統(tǒng)，上位機顯示數據能在指定采樣頻率下完整采集。分析結果表明，本文設計的雷達系統(tǒng)具有采樣精確、采樣效率高、體積小、便于攜帶等特點，具有一定的實際使用價值。