喬雪原

（中國(guó)西南電子技術(shù)研究所 成都 610036）

1 引言

相控陣體制的無(wú)源偵察系統(tǒng)采用數(shù)字波束賦形（Digital Beam Forming，DBF）算法形成多個(gè)高增益波束來(lái)實(shí)現(xiàn)信號(hào)偵察，該方法具有多目標(biāo)跟蹤、機(jī)動(dòng)性強(qiáng)、反應(yīng)時(shí)間快、抗干擾能力強(qiáng)等優(yōu)點(diǎn)，相比傳統(tǒng)偵察系統(tǒng)可大幅提高目標(biāo)截獲概率［1～6］。

盡管相控陣?yán)走_(dá)具有如此明顯的優(yōu)勢(shì)，但隨著空間目標(biāo)的日益復(fù)雜，采樣率的不斷提高，更高的數(shù)據(jù)率、更大的信號(hào)帶寬，更多的數(shù)據(jù)類型也為相控陣?yán)走_(dá)帶來(lái)了新的問(wèn)題［2］。為了實(shí)現(xiàn)全頻段、全空域的信號(hào)偵察，信號(hào)偵察處理平臺(tái)需要具備快速進(jìn)行信號(hào)檢測(cè)、信號(hào)識(shí)別和信號(hào)分析的能力；為了便于進(jìn)行信號(hào)的事后分析和回放，需要將目標(biāo)信號(hào)的中頻或基帶信號(hào)按統(tǒng)一的數(shù)據(jù)格式進(jìn)行實(shí)時(shí)存儲(chǔ)。同時(shí)，由于數(shù)字相控陣可以同時(shí)跟蹤多個(gè)目標(biāo)，處理平臺(tái)需要同步存儲(chǔ)多路信號(hào)的采樣數(shù)據(jù)，這就要求信號(hào)偵察處理平臺(tái)具備實(shí)時(shí)、高速的數(shù)據(jù)存儲(chǔ)能力。

2 系統(tǒng)設(shè)計(jì)

2.1 工作流程及組成

無(wú)源數(shù)字相控陣信號(hào)偵察系統(tǒng)主要包括無(wú)源數(shù)字相控陣天線、信號(hào)處理平臺(tái)和顯示與控制終端三部分組成，組成框圖如圖1所示。其中信號(hào)處理平臺(tái)主要接收數(shù)字相控陣輸出的合成后波束數(shù)據(jù)，對(duì)數(shù)據(jù)進(jìn)行頻譜處理，完成全頻段的信號(hào)搜索及信號(hào)檢測(cè)發(fā)現(xiàn)，實(shí)現(xiàn)全頻段、全空域的頻域監(jiān)視；完成信號(hào)的檢測(cè)識(shí)別、解調(diào)、采集存儲(chǔ)等功能；根據(jù)顯示與控制系統(tǒng)的控制指令，完成信號(hào)處理算法參數(shù)的設(shè)置和數(shù)據(jù)存儲(chǔ)、讀取和管理等功能。

圖1 數(shù)字相控陣信號(hào)偵察系統(tǒng)總體框圖

接收處理平臺(tái)的工作流程如圖2所示，工作流程采用數(shù)據(jù)驅(qū)動(dòng)的方式，將算法與流程控制邏輯分離，這種流程處理方式可以極大地提高系統(tǒng)軟件的可靠性和可移植性。信號(hào)處理平臺(tái)接收數(shù)字相控陣發(fā)送的波束數(shù)據(jù)，根據(jù)接收的指令參數(shù)進(jìn)行數(shù)據(jù)預(yù)處理，并將算法相關(guān)的參數(shù)添加到預(yù)處理后的數(shù)據(jù)流，后續(xù)的信號(hào)分析算法從數(shù)據(jù)流中解析出算法所需參數(shù)，完成頻譜計(jì)算、信號(hào)檢測(cè)、信號(hào)識(shí)別、信號(hào)解調(diào)和數(shù)據(jù)存儲(chǔ)等功能。

圖2 信號(hào)處理平臺(tái)的工作流程圖

通過(guò)上述對(duì)信號(hào)偵察處理系統(tǒng)功能和工作流程的分析，設(shè)計(jì)了一種信號(hào)偵察處理平臺(tái)，處理平臺(tái)的主要設(shè)備組成及功能見(jiàn)表1。

表1 處理平臺(tái)的主要設(shè)備組成

2.2 主要功能設(shè)計(jì)

接收處理平臺(tái)采用通用化、綜合化的設(shè)計(jì)思想，選用19寸上架機(jī)箱，采用VPX總線模塊，并通過(guò)高速背板進(jìn)行互聯(lián)。VPX總線模塊是基于VPX總線的一類模塊，模塊標(biāo)準(zhǔn)包括VITA46、VITA48、VITA62、VITA65等一系列標(biāo)準(zhǔn)，分別規(guī)定了模塊的結(jié)構(gòu)封裝、網(wǎng)絡(luò)傳輸協(xié)議和電訊接口形式等［7］。模塊之間的互聯(lián)可以采用Serial RapidIO、PCI Express、Fibre Channel、InfiniBand、Hyper-transport、10GB以太網(wǎng)等高速串行總線，能夠適應(yīng)現(xiàn)代雷達(dá)領(lǐng)域處理功能繁多、運(yùn)算復(fù)雜、數(shù)據(jù)量大及高速實(shí)時(shí)處理的要求［7～8］。

通用計(jì)算模塊是整個(gè)信號(hào)偵察處理平臺(tái)的控制中心和處理中心，同時(shí)具有計(jì)算密集型和IO（Input and Output，輸入和輸出）密集型的特點(diǎn)。FPGA的并行處理能力，在實(shí)現(xiàn)高速通信接口、大規(guī)模數(shù)字信號(hào)處理方面具有顯著的優(yōu)勢(shì)［9～11］，但在復(fù)雜邏輯上的開(kāi)發(fā)和處理上又有復(fù)雜、調(diào)試?yán)щy的特點(diǎn)，因此通用計(jì)算的處理架構(gòu)采用FPGA+CPU的架構(gòu)，F(xiàn)PGA負(fù)責(zé)處理計(jì)算密集和實(shí)時(shí)性要求高的計(jì)算，復(fù)雜流程的控制由CPU進(jìn)行處理。比如，F(xiàn)PGA負(fù)責(zé)外部接口的數(shù)據(jù)通信、數(shù)據(jù)的預(yù)處理、頻譜計(jì)算和信號(hào)解調(diào)等，CPU負(fù)責(zé)指令接收分發(fā)、任務(wù)控制、信號(hào)檢測(cè)等。

受限于VPX板卡的尺寸和功耗限制，單模塊的信號(hào)處理能力可能無(wú)法滿足信號(hào)處理算法的計(jì)算需求，設(shè)計(jì)采用增加協(xié)處理模塊的形式用于信號(hào)處理算力的擴(kuò)展。協(xié)處理模塊的設(shè)計(jì)有基于FPGA和基于GPU兩種構(gòu)型，基于FPGA的構(gòu)型至少支持2片F(xiàn)PGA，兩種構(gòu)型的數(shù)據(jù)流圖如圖3所示?；贔PGA構(gòu)型的協(xié)處理模塊與通用計(jì)算模塊的CPU和FPGA均有高速互聯(lián)接口，數(shù)據(jù)流可以直接由通用處理模塊的FPGA直接發(fā)送給協(xié)處理模塊的FPGA，再由協(xié)處理模塊的FPGA將結(jié)果直接反饋給CPU，減少了通過(guò)CPU進(jìn)行中轉(zhuǎn)的環(huán)節(jié)，可極大地減少處理時(shí)延；同時(shí)數(shù)據(jù)也可以由CPU進(jìn)行調(diào)度，以滿足對(duì)CPU控制緊耦合算法的應(yīng)用。基于GPU構(gòu)型的協(xié)處理模塊，只能與CPU直接互聯(lián)，數(shù)據(jù)需要通過(guò)CPU進(jìn)行調(diào)度。

圖3 協(xié)處理器數(shù)據(jù)流示意圖

數(shù)據(jù)存儲(chǔ)是信號(hào)偵察系統(tǒng)重要的組成部分，由于基于數(shù)字相控陣信號(hào)偵察系統(tǒng)的多波束特點(diǎn)，需要同時(shí)處理和存儲(chǔ)多路信號(hào)的采樣數(shù)據(jù)。目前高速、實(shí)時(shí)存儲(chǔ)大都采用基于 FPGA 進(jìn)行實(shí)現(xiàn)［2，12～13］，處理平臺(tái)同外部接口的處理器采用的也是FPGA，因此，數(shù)據(jù)存儲(chǔ)模塊的設(shè)計(jì)也采用FPGA實(shí)現(xiàn)對(duì)外接口，這樣方便統(tǒng)一各模塊間的互聯(lián)標(biāo)準(zhǔn)。

2.3 高速總線互聯(lián)設(shè)計(jì)

基于上述對(duì)模塊功能的設(shè)計(jì)，方案采用了PCIe總線和Aurora總線。PCIe（Peripheral Component Express，高速串行計(jì)算機(jī)擴(kuò)展總線）總線，采用了點(diǎn)對(duì)點(diǎn)串行差分傳輸，每個(gè)設(shè)備獨(dú)享通道帶寬，單通道數(shù)據(jù)傳輸速率可以達(dá)8Gbps（PCIe3.0），主要用于CPU與外部設(shè)備的互聯(lián)和接口擴(kuò)展。Aurora協(xié)議是Xilinx公司開(kāi)發(fā)的一個(gè)免費(fèi)、開(kāi)放、可擴(kuò)展、低成本、高帶寬的高速串行鏈路層協(xié)議。它可以支持多路的光纖傳輸，靈活的擴(kuò)展光纖鏈路的數(shù)量，實(shí)現(xiàn)通信帶寬的無(wú)縫升級(jí)。同時(shí)，協(xié)議自帶的信道初始化與時(shí)鐘校正等功能有效保證了點(diǎn)對(duì)點(diǎn)傳輸?shù)母咚贁?shù)據(jù)同步，能有效解決數(shù)據(jù)傳輸?shù)钠款i［14］。

通用計(jì)算模塊中的FPGA與CPU之間采用8通道PCIe3.0標(biāo)準(zhǔn)的鏈路，支持2路×4或1路×8工作模式，總鏈路帶寬單向8GB∕s；CPU與協(xié)處理模塊采用1路16×模式的PCIe3.0接口，可以適配主流的嵌入式GPU板卡，同時(shí)支持2路8×模式的PCIe3.0接口用于與FPGA進(jìn)行互聯(lián)；FPGA與協(xié)處理模塊、數(shù)據(jù)存儲(chǔ)模塊以及外部系統(tǒng)接口采用Aurora總線，其中與協(xié)處理模塊設(shè)計(jì)3路×4或1路×4加1路×8工作模式；與數(shù)據(jù)存儲(chǔ)模塊和外部系統(tǒng)均采用1路×8、2路×4或8路×1工作模式。邏輯框圖如圖4所示。

圖4 高速總線互聯(lián)關(guān)系示意圖

3 關(guān)鍵技術(shù)

3.1 高速通信接口協(xié)議轉(zhuǎn)換

通用計(jì)算模塊對(duì)外部系統(tǒng)、協(xié)處理模塊的FPGA以及數(shù)據(jù)存儲(chǔ)進(jìn)行數(shù)據(jù)讀寫(xiě)時(shí)，涉及PCIe協(xié)議向Aurora協(xié)議的轉(zhuǎn)換問(wèn)題，主要有兩個(gè)難點(diǎn)：一是需要實(shí)現(xiàn)單路PCIe接口與多路Aurora接口之間的數(shù)據(jù)路由；二是CPU端軟件的運(yùn)行受操作系統(tǒng)調(diào)度、緩存機(jī)制等因素的影響，無(wú)法實(shí)現(xiàn)帶寬穩(wěn)定的數(shù)據(jù)接收。

數(shù)據(jù)路由問(wèn)題的解決設(shè)計(jì)采用了PCIe總線協(xié)議 XDMA（DMA∕Bridge）多通道的功能［15～16］。XDMA是Xilinx公司提供的高性能DMA IP核，具備AXI Stream接口、AXI LITE接口和AXI4 Memory Mapped接口三種用戶接口。XDMA最多可以配置為4個(gè)H2C通道和4個(gè)C2H通道，共8個(gè)獨(dú)立的DMA通道。這些DMA通道可以映射為AXI Stream接口，也可以通過(guò)AXI4 Memory Mapped接口進(jìn)行交互。在基于Linux操作系統(tǒng)的環(huán)境下，設(shè)備驅(qū)動(dòng)程序會(huì)生成c2h、h2c、control、user、bypass、events*等設(shè)備文件，不同的Aurora通道映射為不同的c2h、h2c設(shè)備文件，應(yīng)用程序可以通過(guò)這些設(shè)備文件讀寫(xiě)實(shí)現(xiàn)數(shù)據(jù)的收發(fā)。

數(shù)據(jù)接收端與數(shù)據(jù)發(fā)送端速率不匹配問(wèn)題的解決，采用了緩存機(jī)制和PCIe、Aurora總線協(xié)議的流控機(jī)制［17～18］，通過(guò)采用FPGA外掛的大容量DDR實(shí)現(xiàn)FIFO進(jìn)行數(shù)據(jù)的緩存，CPU無(wú)法及時(shí)讀取的數(shù)據(jù)暫時(shí)緩存在FIFO中。實(shí)現(xiàn)原理示意圖如圖5所示。

圖5 高速通信接口協(xié)議轉(zhuǎn)換邏輯框圖

3.2 統(tǒng)一應(yīng)用程序編程接口

應(yīng)用程序與外部的交互接口主要有以太網(wǎng)、PCIe和CAN總線通信接口。以太網(wǎng)采用系統(tǒng)的標(biāo)準(zhǔn)Socket編程接口。PCIe和CAN雖然也是標(biāo)準(zhǔn)的總線，但由于PCIe接口設(shè)備需要完成PCIe總線與Aurora總線數(shù)據(jù)轉(zhuǎn)換和分配；標(biāo)準(zhǔn)CAN總線每次只能發(fā)送8個(gè)字節(jié)的有效數(shù)據(jù)［19］，發(fā)送超過(guò)8個(gè)字節(jié)的數(shù)據(jù)是需要應(yīng)用程序進(jìn)行封包和拆包，對(duì)這些接口的操作會(huì)存在不同的實(shí)現(xiàn)方式。因此，根據(jù)接口邏輯的實(shí)現(xiàn)方案和使用習(xí)慣，對(duì)業(yè)務(wù)無(wú)關(guān)的邏輯進(jìn)行了封裝，設(shè)計(jì)了統(tǒng)一的應(yīng)用程序編程接口。

應(yīng)用程序編程接口參考了Linux內(nèi)核提供的標(biāo)準(zhǔn)系統(tǒng)調(diào)用，這些系統(tǒng)調(diào)用主要有open（）、read（）、write（）、ioctl（）、close（）等［20～21］，對(duì)應(yīng)的功能分別是打開(kāi)接口、從接口讀取數(shù)據(jù)、向接口寫(xiě)入數(shù)據(jù)、接口屬性設(shè)置和關(guān)閉接口等操作，編程接口的功能描述見(jiàn)表2。

表2 應(yīng)用程序編程接口功能描述

4 工程應(yīng)用

目前，該信號(hào)處理平臺(tái)已經(jīng)在某遙測(cè)信號(hào)偵察系統(tǒng)和某信號(hào)處理平臺(tái)項(xiàng)目中使用，采用的高速總線互聯(lián)方案如圖6所示。外部通過(guò)1路8x的Aurora接口接收相控陣天線的數(shù)據(jù)，經(jīng)通用計(jì)算模塊的FPGA接收，預(yù)處理后通過(guò)1路8×的Aurora接口發(fā)送到數(shù)據(jù)存儲(chǔ)模塊進(jìn)行存儲(chǔ)。通用計(jì)算模塊CPU端的PCIe接口采用2路×4的PCIe接口，通過(guò)板內(nèi)的FPGA擴(kuò)展3路×4的Aurora接口，分別連接到協(xié)處理模塊的3個(gè)FPGA，其中1路PCIe接口對(duì)應(yīng)1路Aurora接口，另1路PCIe接口對(duì)應(yīng)2路Aurora接口。通過(guò)項(xiàng)目開(kāi)發(fā)團(tuán)隊(duì)的使用表明，統(tǒng)一應(yīng)用程序編程接口的引入，解耦了業(yè)務(wù)軟件開(kāi)發(fā)人員與接口驅(qū)動(dòng)開(kāi)發(fā)人員的研發(fā)工作，團(tuán)隊(duì)間可以獨(dú)立的進(jìn)行功能測(cè)試和優(yōu)化，提高了項(xiàng)目開(kāi)發(fā)效率。經(jīng)性能測(cè)試，通用計(jì)算模塊CPU通過(guò)PCIe接口讀取外部輸入數(shù)據(jù)的速率約為1.3GB∕s，滿足任務(wù)系統(tǒng)要求。

圖6 某信號(hào)處理平臺(tái)高速總線互聯(lián)關(guān)系示意圖

5 結(jié)語(yǔ)

本文通過(guò)分析了基于無(wú)源數(shù)字相控陣體制的信號(hào)偵察處理架構(gòu)和流程，提出了一種信號(hào)接收處理平臺(tái)的設(shè)計(jì)方法。經(jīng)項(xiàng)目實(shí)際使用測(cè)試和驗(yàn)收，該信號(hào)處理平臺(tái)滿足工程使用要求，驗(yàn)證了設(shè)計(jì)思路是實(shí)際可行的。同時(shí)，高速接口的驅(qū)動(dòng)由于底層緩存鏈表的大小受限于操作系統(tǒng)固定的頁(yè)大小，接口通信數(shù)據(jù)帶寬距離理論帶寬還有很大的差距，后續(xù)如何進(jìn)行優(yōu)化還需要繼續(xù)研究。