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        寄生參數(shù)對(duì)并聯(lián)SiC MOSFET電流不均衡的影響

        2021-08-25 07:19:46張永剛寧平凡王迪迪肖寧如李玉強(qiáng)
        關(guān)鍵詞:寄生電容漏極磁芯

        張永剛,寧平凡,劉 婕,王迪迪,肖寧如,李玉強(qiáng)

        (1.天津工業(yè)大學(xué) 電氣工程與自動(dòng)化學(xué)院,天津 300387;2.天津工業(yè)大學(xué) 電子與信息工程學(xué)院,天津 300387;3.天津工業(yè)大學(xué) 大功率半導(dǎo)體照明應(yīng)用系統(tǒng)教育部工程研究中心,天津 300387)

        0 引言

        隨著電動(dòng)汽車、新能源行業(yè)等新興工業(yè)領(lǐng)域的發(fā)展,電力電子設(shè)備的應(yīng)用領(lǐng)域也越來(lái)越廣泛。作為功率開關(guān)器件的MOSFET和IGBT更引起研究人員的注意。傳統(tǒng)的硅基器件在耐壓、工作頻率等方面都已經(jīng)達(dá)到其物理極限,遠(yuǎn)不能滿足日益提升的要求[1],而作為寬禁帶半導(dǎo)體代表的SiC、GaAs在高溫、高壓、高頻環(huán)境下具有較高的熱導(dǎo)率和較低損耗等優(yōu)良的物理特性[2,3]。因此,SiC MOSFET在新能源汽車,大功率變流設(shè)備中逐步替代傳統(tǒng)半導(dǎo)體器件[4]。SiC MOSFET制造,封裝工藝相較于傳統(tǒng)MOSFET并不成熟,晶圓尺寸和生長(zhǎng)速度也遠(yuǎn)小于硅。在相同電壓等級(jí)下,電流耐受程度越高,其制造、使用、后期維護(hù)的成本也越高。即使是相同型號(hào)的芯片,參數(shù)也會(huì)有一定的差異性,更大的電流和更高的開關(guān)速度下使得寄生參數(shù)在開關(guān)過(guò)程中對(duì)并聯(lián)電流不均衡的影響更明顯。如今,對(duì)于SiC MOSFET的研究主要集中于器件封裝[5],器件模型的建立[6]以及大規(guī)模應(yīng)用等重要領(lǐng)域[7],而寄生參數(shù)對(duì)并聯(lián)電流不均衡影響的研究相對(duì)較少。關(guān)于寄生參數(shù)研究的方法主要有:(1) 通過(guò)實(shí)驗(yàn)測(cè)量寄生參數(shù)的影響[8],(2) 通過(guò)數(shù)學(xué)公式建立模型,進(jìn)行相關(guān)的理論分析[9],(3) 通過(guò)軟件進(jìn)行仿真,研究寄生參數(shù)對(duì)于開關(guān)和導(dǎo)通過(guò)程的影響[10]。并聯(lián)SiC MOSFET的電流不平衡主要分為動(dòng)態(tài)和靜態(tài)兩個(gè)方面。動(dòng)態(tài)電流不均衡是指在開關(guān)過(guò)程中,漏極電流由于寄生參數(shù),驅(qū)動(dòng)回路等因素所導(dǎo)致的差異。靜態(tài)電流不均衡是指并聯(lián)SiC MOSFET在完全導(dǎo)通的情況下,由于導(dǎo)通電阻和驅(qū)動(dòng)電壓等因素導(dǎo)致的漏極電流不均衡現(xiàn)象。在相同電壓等級(jí)下采用更高電流等級(jí)的碳化硅模塊將不存在電流不均衡的問(wèn)題[11],同時(shí)還能有效降低開關(guān)損耗,隨著電流等級(jí)的提高,碳化硅芯片的制造技術(shù)不成熟,產(chǎn)能不足等原因?qū)е碌膬r(jià)格偏高,備貨不充足等相關(guān)問(wèn)題更嚴(yán)重,難以滿足工業(yè)生產(chǎn)的需要。對(duì)并聯(lián)芯片進(jìn)行有效的均流措施可以有效緩解上述問(wèn)題。因此對(duì)并聯(lián)SiC MOSFET電流不均衡影響因素的研究就非常重要,為SiC MOSFET更廣泛的使用提供理論支持。

        本文分析影響并聯(lián)SiC MOSFET電流不均衡的因素,通過(guò)仿真實(shí)驗(yàn)的方法驗(yàn)證理論分析的正確性。同時(shí)還給出了一種基于阻抗平衡聯(lián)合磁芯電感的方法用以抑制并聯(lián)電流不均衡,以提高并聯(lián)SiC MOSFET系統(tǒng)的使工作效率。

        1 寄生參數(shù)對(duì)并聯(lián)SiC MOSFET電流不均衡的影響

        本文選用CREE公司的C2M008120D型SiC MOSFET為研究對(duì)象,采用其官方網(wǎng)站所提供的spice模型,搭建相關(guān)仿真電路并進(jìn)行了仿真實(shí)驗(yàn)。

        圖1是考慮寄生參數(shù)的并聯(lián)SiC MOSFET的仿真測(cè)試原理圖。圖中Vg是柵極驅(qū)動(dòng)信號(hào)源,Rg是柵極驅(qū)動(dòng)電阻,包括SiC MOSFET內(nèi)部柵極驅(qū)動(dòng)和外部驅(qū)動(dòng)等兩部分,DUT1,2是兩個(gè)并聯(lián)使用的SiC MOSFET被測(cè)芯片模型。Lg1、2分別是兩個(gè)被測(cè)芯片的柵極寄生電感,Ld1、2是漏極寄生電感,Ls1、2是源極寄生電感。Cgd1、2是柵漏極寄生電容,Cgs1、2是柵源極寄生電容,Cds1、2漏源極寄生電容。Cbus是母線電容,VDD作為直流負(fù)載電壓,設(shè)置為600 V。由數(shù)據(jù)手冊(cè)及spice模型的庫(kù)文件得C2M008120D部分參數(shù)如表1所示。

        圖1 考慮寄生參數(shù)的并聯(lián)SiC MOSFET

        表1 基于數(shù)據(jù)手冊(cè)的C2M008120D靜態(tài)參數(shù)

        1.1 柵極寄生電感Lg對(duì)并聯(lián)SiC MOSFET電流不均衡的影響

        驅(qū)動(dòng)回路中的柵極寄生電感Lg,來(lái)源于驅(qū)動(dòng)引線長(zhǎng)度和封裝過(guò)程中引腳長(zhǎng)度。柵極寄生電感Lg對(duì)輸入電容Ciss的充放電速度和開關(guān)振蕩勢(shì)必有一定的影響。在仿真實(shí)驗(yàn)的過(guò)程中僅考慮柵極寄生電感Lg的差異,保持柵極寄生電感Lg1為1 nH不變,另一支路上柵極寄生電感Lg2分次設(shè)置為10、20、30 nH,用以模擬不同柵極寄生電感下,對(duì)并聯(lián)漏極電流id的影響程度,其仿真結(jié)果如圖2所示。

        圖2 柵極寄生電感對(duì)并聯(lián)電流不均衡的影響

        在并聯(lián)使用的開通過(guò)程中,并聯(lián)支路上的漏極電流分別為

        id1=gm(Ug-Lg1ig-Vth),

        (1)

        id2=gm(Ug-Lg2ig-Vth),

        (2)

        gm表示器件的跨導(dǎo),ig1,2表示柵極驅(qū)動(dòng)電流。在該過(guò)程中的電流不均衡度為

        (3)

        由公式(3)以及仿真結(jié)果可知,柵極電感小的器件比柵極電感大的器件更早開通,而柵極電感大的,需要分擔(dān)的電流也更多。柵極寄生電感Lg只有在差異較大的情況下才會(huì)對(duì)并聯(lián)SiC MOSFET開關(guān)過(guò)程中的電流產(chǎn)生影響,當(dāng)兩并聯(lián)SiC MOSFET完全導(dǎo)通后,柵極寄生電感Lg對(duì)靜態(tài)電流均衡并無(wú)明顯的影響。

        1.2 漏極寄生電感Ld對(duì)并聯(lián)SiC MOSFET電流不均衡的影響

        漏極寄生電感源于器件封裝過(guò)程和布線結(jié)構(gòu),漏極寄生電感Ld與寄生二極管在導(dǎo)通后形成振蕩回路,引起電流振蕩,在關(guān)斷過(guò)程中,漏源極電容Cgs開始充電過(guò)程,關(guān)斷后與之形成振蕩回路。在仿真實(shí)驗(yàn)的過(guò)程中僅考慮漏極寄生電感的差異,保持柵極寄生電感Ld1為6 nH保持不變,另一支路上漏極寄生電感分次設(shè)置為4、8、10 nH,用以模擬不同柵極寄生電感下,對(duì)并聯(lián)漏極電流id的影響程度,開關(guān)過(guò)程的仿真結(jié)果如圖3所示,完全導(dǎo)通的仿真結(jié)果如圖4所示。

        圖3 漏極寄生電感對(duì)并聯(lián)電流不均衡的影響

        圖4 漏極電感對(duì)靜態(tài)電流不均衡的影響

        由仿真結(jié)果可知,漏極寄生電感Ld對(duì)開關(guān)過(guò)程及導(dǎo)通后的電流不均衡均有較大的影響。漏極電感較大的支路,電流過(guò)沖較大,更容易引起電流振蕩現(xiàn)象的發(fā)生,這也是導(dǎo)致器件損壞的重要原因之一。圖4中,12 μs時(shí)并聯(lián)器件由完全導(dǎo)通進(jìn)入關(guān)斷狀態(tài),電流急劇下降。在完全導(dǎo)通后,由戴維南定理(Thevenin's theorem)得

        (4)

        式(4)中的di/dt是電流變化率,Rdson是導(dǎo)通電阻。id是漏極電流,Udc是母線電壓,當(dāng)導(dǎo)通電阻恒定時(shí),此時(shí)的電流差異可以表示為

        (5)

        漏極寄生電感的差異直接決定了漏極電流在靜態(tài)過(guò)程中的差異。在開關(guān)過(guò)程中,漏極寄生電感Ld和寄生的體二極管形成諧振回路,引起電流振蕩,振蕩頻率為

        (6)

        關(guān)斷過(guò)程中,漏極寄生電容Ld完成對(duì)漏源極電容Cds充電,并與之形成諧振回路,振蕩頻率為

        (7)

        漏極寄生電感Ld主要影響器件在開關(guān)過(guò)程中電流上升(下降)后的波形,當(dāng)Ld較大的振蕩頻率小、阻尼系數(shù)小,因此,在開關(guān)過(guò)程中,較大Ld支路的電流過(guò)沖大同時(shí)振蕩幅度也較大。

        1.3 源極寄生電感Ls對(duì)并聯(lián)SiC MOSFET電流不均衡的影響

        源極寄生電感Ls也是影響并聯(lián)SiC MOSFET電流不均衡的重要因素。在仿真實(shí)驗(yàn)的過(guò)程中僅考慮源極寄生電感Ls的差異,保持源極寄生電感Ls1為1 nH不變,另一支路上漏極寄生電感Ls2分次設(shè)置為5、10、15 nH,用以模擬不同源極寄生電感下,對(duì)并聯(lián)漏極電流id的影響程度,其仿真結(jié)果如圖5所示。

        圖5 源極寄生電感對(duì)并聯(lián)電流不均衡的影響

        源極寄生電感對(duì)柵源極電壓具有負(fù)反饋?zhàn)饔?,同時(shí)對(duì)靜態(tài)電流幾乎為無(wú)影響由于在到通知后,電流變化率幾乎為零,因此就不會(huì)影響電流的變化,如公式(8)所示

        (8)

        在導(dǎo)通過(guò)程中,當(dāng)源極寄生電感較大時(shí), SiC MOSFET開通較慢,同時(shí)承擔(dān)的電流較小,當(dāng)并聯(lián)器件的Ls差異增大時(shí),Ls較小的支路上電流過(guò)沖增大。關(guān)斷過(guò)程與之類似。

        1.4 柵源極寄生電容Cgs對(duì)并聯(lián)SiC MOSFET電流不均衡的影響

        作為電壓控制型號(hào)器件,Si C MOSFET的開通關(guān)斷實(shí)際上就是對(duì)柵極電容充放電的過(guò)程,由數(shù)據(jù)手冊(cè)可知,器件的在輸入電容Ciss由柵源極電容Cgs和柵漏極電容Cgd組成。在仿真實(shí)驗(yàn)的過(guò)程中僅考慮漏極寄生電感的差異,保持柵源極寄生電容Cgs1為900 pF不變,另一支路上柵源極寄生電容Cgs2分次設(shè)置為930、960、1000 pF,用以模擬不同柵極寄生電感下,對(duì)并聯(lián)漏極電流id的影響程度,其仿真結(jié)果如圖6所示。

        圖6 柵源極寄生電容對(duì)并聯(lián)電流不均衡的影響

        從圖6可以看出,并聯(lián)SiC MOSFET的漏極電流對(duì)于柵源極寄生電容非常敏感較小的支路上開關(guān)速度較快且漏極電流的波動(dòng)也很小。在兩器件完全導(dǎo)通后,漏極寄生電感Ld對(duì)靜態(tài)電流均衡并無(wú)明顯的影響。Cgs主要影響柵極電壓的上升/下降快慢,在同樣的條件下Cgs較小的器件柵壓更早滿足閾值,這就直接影響到器件的開關(guān)速度。減小柵源極電容與柵極驅(qū)動(dòng)電阻可形成RC 緩沖電路,可以降低器件的充放電速度,降低器件的開關(guān)速度,抑制振蕩現(xiàn)象的發(fā)生。柵源極寄生電容越大,回路的時(shí)間常數(shù)越大,充放電時(shí)間越長(zhǎng),器件的開關(guān)速度越慢。同樣,開關(guān)速度慢會(huì)增加器件損耗,降低器件可工作的開關(guān)頻率。

        SiC MOSFET 的開關(guān)過(guò)程對(duì)Cgs十分敏感,首先表現(xiàn)在柵極電壓的上升/下降速度慢,從而導(dǎo)致了開關(guān)過(guò)程中電流的不平衡。由于Cgs2較大,該支路開關(guān)速度較慢,Cgs2支路的數(shù)值越大,器件開通較慢,它的電流較小。在關(guān)斷過(guò)程中,Cgs2數(shù)值越大的支路器件關(guān)斷更慢,則承受更大的電流。由數(shù)據(jù)手冊(cè)可知,SiC MOSFET的Cgd,Cds數(shù)值較小,不匹配程度也相對(duì)小。因此對(duì)并聯(lián)使用的SiC MOSFET開關(guān)過(guò)程中電流不均衡影響也較小,因此文中并未針對(duì)上述兩參數(shù)對(duì)并聯(lián)電流不均衡的抑制進(jìn)行分析。

        2 并聯(lián)SiC MOSFET電流不均衡的抑制

        并聯(lián)SiC MOEFT電流均流方法可分為降額法[12],阻抗平衡法[13,14]柵極電阻補(bǔ)償法[15,16]和有源柵極控制法[17,18]。本文給出了一種基于阻抗平衡聯(lián)合磁芯電感的方法用以抑制并聯(lián)SiC MSOFET電路不均衡的現(xiàn)象的發(fā)生。

        如圖7所示,是一種基于阻抗平衡和磁芯電感的并聯(lián)SiC MOSFET電流不平衡抑制的電路原理圖。其中Rc是串聯(lián)接入并聯(lián)支路的均流電阻,Lm表示磁芯電感。在并聯(lián)SiC MOSFET的回路中,

        圖7 電路原理圖

        U1=id1(Rc+Rdson1),

        (9)

        U2=id2(Rc+Rdson2)。

        (10)

        此時(shí),漏極不均衡電流之比

        (11)

        將均流電阻Rc設(shè)置為1 Ω,遠(yuǎn)大于數(shù)據(jù)手冊(cè)中80 mΩ的導(dǎo)通電阻。在導(dǎo)通狀態(tài)下,電流處于平衡狀態(tài)且不會(huì)造成過(guò)大的損耗。并聯(lián)SiC MOSFET支路中的電流流入匝數(shù)、結(jié)構(gòu)完全相同的纏繞在磁芯上的線圈。當(dāng)并聯(lián)回路的寄生參數(shù),功率回路一致時(shí),漏極流過(guò)的電流不會(huì)有任何差異。兩電流在磁芯中產(chǎn)生的磁通量的矢量和為零,對(duì)流過(guò)的電流不會(huì)產(chǎn)生作用。相反的,當(dāng)電流不均衡,磁芯電感就會(huì)產(chǎn)生相反的磁通相互抵消后的剩余磁通會(huì)在磁芯中產(chǎn)生感應(yīng)電動(dòng)勢(shì),并作用到電流上升較快的支路上進(jìn)而使電流趨于平衡狀態(tài)。由安培環(huán)路定理可知

        (12)

        式中的H表示磁場(chǎng)強(qiáng)度,R表示磁芯電感的有效半徑,n表示線圈的匝數(shù),i表示流過(guò)線圈的電流大小。兩個(gè)線圈匝數(shù)相同,線圈回路中的勵(lì)磁電感Lm對(duì)兩并聯(lián)支路中電流的不平衡可以起到抑制作用,其感應(yīng)電動(dòng)勢(shì)Uf為

        (13)

        磁感應(yīng)強(qiáng)度

        ΔB=μrμ0(H1-H2),

        (14)

        (15)

        式中的B表示磁感應(yīng)強(qiáng)度,μr表示磁芯的相對(duì)磁導(dǎo)率,μ0為空氣磁導(dǎo)率,S為磁芯的橫截面積,Rmax,Rmin分別表示磁環(huán)內(nèi)外徑的大小。由公式(14)(15)可以得出

        (16)

        感應(yīng)電動(dòng)勢(shì)Uf

        (17)

        磁芯電感抑制電流不平衡的本質(zhì)在于作用在不平衡電流上的電感是線圈中的勵(lì)磁電感大于作用在兩支路電流上的電感。該均流方案適用于所有可能導(dǎo)致電流不均衡因素的抑制,下文將以柵極寄生電容不匹配導(dǎo)致的電流不均衡為例,進(jìn)行仿真實(shí)驗(yàn)的驗(yàn)證。驗(yàn)證結(jié)果如圖8所示。

        圖8 采取均流措施后開關(guān)過(guò)程中的漏極電流

        如圖8所示,針對(duì)柵極寄生電容Cgs的不匹配所產(chǎn)生的電流不均衡在采用一種基于阻抗平衡和磁芯電感的均流方法后,從圖中可以看出相比于原來(lái)電流在開關(guān)過(guò)程中電流不均衡有較大程度的改善。

        3 結(jié)語(yǔ)

        本文針對(duì)可能導(dǎo)致并聯(lián)SiC MOSFET電流不均衡的因素,基于CREE官網(wǎng)提供的spice模型進(jìn)行了相關(guān)的仿真及理論分析。還給出了一種基于阻抗平衡聯(lián)合磁芯電感的均流方法,該方法能有效抑制各種因素導(dǎo)致的動(dòng)靜態(tài)電流不均衡現(xiàn)象的發(fā)生。

        (1) 并聯(lián)使用的SiC MOSFET可以有效提高系統(tǒng)的功率密度。寄生參數(shù)不匹配會(huì)導(dǎo)致的并聯(lián)電流不均衡,嚴(yán)重威脅回路的安全工作。源極寄生電感Ls和柵源極寄生電容Cgs對(duì)開關(guān)過(guò)程中電流不均衡有較大的影響而對(duì)導(dǎo)通之后的電流不均衡則影響較小可以忽略。漏極寄生電感Ld則主要影響靜態(tài)電流不均衡而柵極寄生電感Lg只有在數(shù)值差異較大的情況下才會(huì)對(duì)動(dòng)態(tài)電流不均衡產(chǎn)生影響。因此,在并聯(lián)使用SiC MOSFET的過(guò)程中,芯片的寄生參數(shù)不匹配會(huì)嚴(yán)重影響到并聯(lián)電流不均衡程度,進(jìn)而威脅回路安全工作。

        (2) 在并聯(lián)SiC MOSFET工程中,不平衡電流流過(guò)均流電阻和磁芯電感,磁芯電感會(huì)產(chǎn)生較大的勵(lì)磁電感,抑制并聯(lián)過(guò)程中的不平衡電流,從而有效改善電流不均衡現(xiàn)象的發(fā)生。串聯(lián)接入的均流電阻和磁芯電感對(duì)動(dòng)靜態(tài)電流不均衡有良好的抑制效果,能有效保護(hù)電路提高工作效率。

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