鞠康 王昶

摘要：為了提高短波通信電臺信噪比，設(shè)計了一種天線信號合成電路，采用DSP+FPGA為核心的體系架構(gòu)，8路天線射頻信號進入板卡后經(jīng)過模數(shù)轉(zhuǎn)換、數(shù)字下變頻、信號處理、形成1路合成基帶信號，最后合成后的基帶信號經(jīng)過上變頻和DA變換后形成最終的射頻輸出。此外，數(shù)字基帶信號還可以通過光纖或者SATA的形式輸出到數(shù)據(jù)存儲機中。

關(guān)鍵詞：高速采集;數(shù)字下變頻;信號處理;信號合成;FPGA;DSP

中圖分類號：TN919? ? ? ? ? 文獻標(biāo)識碼：A

文章編號：1009-3044（2021）13-0220-04

1 引言

長期以來，無線通信的主要目標(biāo)就是擴大用戶容量，提高數(shù)據(jù)速率和增強信道的可靠性，而信道可靠性是其中的重中之重。增強信道可靠性能夠降低誤比特率或者減少數(shù)據(jù)丟失的概率，直接關(guān)系到系統(tǒng)的實用性和用戶的體驗程度。多天線信號合成技術(shù)即是一種重要的改善信道可靠性的方法，其核心思想在于利用多幅天線收集信號能量，配合合適的信號合成加權(quán)算法，最終達到提高信號接收質(zhì)量，降低天線建設(shè)成本的目的[1]。理想情況下，輸出的合成信號信噪比為所有組陣天線信噪比之和。天線信號合成技術(shù)具有許多優(yōu)勢：性能更好、工作更穩(wěn)健、建造費用較低、靈活性更強[2]。

2 概述

本電路主要為滿足短波通信天線合成器的需求而設(shè)計，主要完成8通道射頻信號的數(shù)字接收和合成處理，并輸出1路合成后的射頻信號。板卡采用8片ADC對射頻信號進行數(shù)字化，然后通過DDC下變頻成數(shù)字基帶信號;數(shù)字基帶信號的處理由DSP完成，形成1路合成基帶信號，最后合成的基帶信號經(jīng)過上變頻和DA變換后成為最終的射頻輸出。另外，電路還具有對外的控制接口和數(shù)據(jù)傳輸接口。數(shù)字基帶信號可通過光纖或者SATA的形式輸出到數(shù)據(jù)存儲機中。

3 電路設(shè)計

3.1 總體設(shè)計

電路組成框圖如圖1所示，主要包括5個部分：模數(shù)轉(zhuǎn)換（AD）、數(shù)字下變頻（DDC）、FPGA+DSP、數(shù)字上變頻+數(shù)模轉(zhuǎn)換（DUC+DA）以及數(shù)字信號輸出部分。

在系統(tǒng)中，本電路前端需要加上模擬接收模塊，用來直接接收天線信號。模擬接收模塊對接收到的源信號進行高壓防護、濾波、放大、衰減等處理，將信號調(diào)理到適合本電路處理的范圍內(nèi)，并起到保護系統(tǒng)的作用。

輸入電路的射頻信號首先經(jīng)過單轉(zhuǎn)差電路變?yōu)椴罘中盘?，ADC采樣成數(shù)字信號后，通過兩片4通道DDC下變頻成數(shù)字基帶信號，之后進入FPGA+DSP模塊進行處理與合成。數(shù)字基帶信號的高速緩存由FPGA內(nèi)部配置的FIFO完成，同時FPGA還負(fù)責(zé)各部分電路的時序控制和通信接口控制，信號處理與合成由DSP完成，最后合成的基帶信號經(jīng)過上變頻（DUC）和DA變換后成為最終的射頻輸出。數(shù)字基帶信號也可以直接通過光纖輸出到上位機中。

3.2 采樣電路

采樣電路由三部分組成，分別是單轉(zhuǎn)差電路、模數(shù)轉(zhuǎn)換電路以及采樣時鐘電路。

單轉(zhuǎn)差電路是將輸入電路板的單端信號轉(zhuǎn)換為差分信號，以滿足ADC輸入形式的要求。而且差分信號相比單端信號具有更強的抗干擾能力，更適合板內(nèi)信號的傳遞。

在系統(tǒng)中電路接收的是短波射頻信號，頻率上限為30MHz。盡管前端模擬接收模塊會對30MHz以上的信號進行濾波，但考慮到濾波器在帶外近端的衰減值通常不是很理想，為防止30MHz以上強干擾信號混疊進入工作頻率，設(shè)計中將ADC采樣頻率定為100MHz，這樣可以有效利用數(shù)字濾波器濾除帶外的強干擾信號。另外，更高的采樣頻率在下變頻處理中也能獲得更高的信噪比改善因子。綜合以上考慮，AD芯片采用LINEAR公司生產(chǎn)的16位高性能模數(shù)轉(zhuǎn)換芯片LTC2209。LTC2209最高采樣頻率可達160MHZ，SNR高達77dBFS，具有100dB的SFDR，時鐘和信號輸入均為差分輸入形式。

采樣時鐘是保障ADC性能的關(guān)鍵電路，必須低抖動。因此時鐘源、時鐘分配電路應(yīng)選型合適、布線良好。本電路選用AD9523加板內(nèi)晶振的方式來實現(xiàn)低抖動時鐘的產(chǎn)生和分配。AD9523具有14路輸出時鐘，抖動小于150fs，輸出路數(shù)及輸出差分信號均滿足設(shè)計要求。當(dāng)系統(tǒng)需要與外參考源相關(guān)時，可輸入外標(biāo)頻。AD9523能濾除外部參考源的相位噪聲，使輸出時鐘抖動受參考源的影響很小。電路中外時鐘與板內(nèi)時鐘按需求切換，在系統(tǒng)應(yīng)用中更加靈活多變。圖2為AD9523在本電路中實現(xiàn)的功能框圖。

3.3 下變頻電路

數(shù)字下變頻是降低數(shù)據(jù)率的一種方法，通過對信號下變頻，經(jīng)低通濾波后進行抽取得到后端DSP便于處理的低速基帶信號[3]。目前有兩種比較主流的實現(xiàn)DDC的方式：專用DDC芯片實現(xiàn)和FPGA實現(xiàn)。FPGA內(nèi)部實現(xiàn)的方式靈活可控，不像專用芯片功能固定，配置單一。但FPGA實現(xiàn)需要更長的開發(fā)周期和成本，特別是對于多通道系統(tǒng)來說，需要選擇資源更豐富的FPGA、進行更復(fù)雜的設(shè)計。而使用專用DDC芯片開發(fā)周期較短，且更加成熟可靠。

在所需功能固定的情況下，綜合考慮時間成本和性能穩(wěn)定性，數(shù)字下變頻功能采用專用DDC芯片AD6636實現(xiàn)，其主要性能指標(biāo)如下[4]：

a） 4路獨立的處理通道;

b） 最高輸入數(shù)據(jù)頻率150MHz;

c） 噪聲電平小于101dBc，寄生頻率分量小于110dB;

d） 每個通道具有2個固定系數(shù)和3個可編程濾波器;

e） 具有數(shù)字AGC功能，提供96dB的調(diào)整范圍。

單片AD6636集成了4個獨立的處理通道，有利于減少電路板面積。電路中使用2片AD6636完成8路信號的數(shù)字下變頻功能。

前級ADC輸出的CMOS電平采樣數(shù)據(jù)，可與AD6636的輸入端直接相接。它們之間的數(shù)據(jù)格式為16位定點數(shù)、二進制補碼，所以LTC2209的MODE引腳上拉為2/3VDD，AD6636的輸入端EXP[2：0]要接地。4片LTC2209輸出端口分別對應(yīng)AD6636的INA、INB、INC、IND 4個輸入通道，連接關(guān)系如下圖所示。

下變頻后的基帶數(shù)據(jù)從AD6636的數(shù)據(jù)輸出接口輸出，每片AD6636有3個數(shù)據(jù)輸出接口，其中2個作為基帶數(shù)據(jù)的輸出接口，每個輸出接口對應(yīng)2個接收通道。輸出接口接入FPGA，通過接口邏輯轉(zhuǎn)換后與DSP的Link口對接。DSP通過Link口完成基帶數(shù)據(jù)的接收。三者的連接關(guān)系如圖4所示。

3.4 FPGA+DSP

FPGA實現(xiàn)電路各器件接口之間的“粘合”功能，是高速數(shù)據(jù)的中轉(zhuǎn)、轉(zhuǎn)發(fā)核心，同時負(fù)責(zé)對各芯片的配置控制和時序控制。對外的控制接口和數(shù)據(jù)輸出也通過FPGA邏輯實現(xiàn)。FPGA采用XILINX公司的Virtex5系列XC5VLX110T，用戶IO數(shù)量640，滿足外圍器件較多、IO接口需求大的要求。另外，該FPGA還具有RocketIO功能，16對通用高速串行收發(fā)器（GTP）搭配不同的輸出模塊可用來實現(xiàn)板卡之間的高速互連和遠距離高速數(shù)據(jù)傳輸。

DSP需要完成8路基帶數(shù)據(jù)的信號處理，形成1路合成的基帶信號，同時要實現(xiàn)與FPGA之間的高速數(shù)據(jù)互傳。本電路采用ADI公司生產(chǎn)的一款高性能數(shù)字信號處理器TS201，主頻達到600MHz，24MB內(nèi)存，集成雙運算單元、4條獨立的128bit寬內(nèi)部總線、14個DMA通道控制器和一個SDRAM控制器。其具有的64bit 外部總線接口和4個Link接口可用于FPGA高速數(shù)據(jù)傳輸。設(shè)計中單個采樣通道的基帶數(shù)據(jù)量低于4MB/s，8個通道的總速率不超過32MB/s，而TS201的Link口速率最高可達600MB/s，遠高于基帶數(shù)據(jù)傳輸速率的要求。

合成后的數(shù)字基帶信號需要經(jīng)過數(shù)字上變頻和數(shù)模轉(zhuǎn)換成射頻信號輸出，電路中采用DUC、DAC二合一的器件AD9957完成。AD9957有串行和并行兩種數(shù)據(jù)接口，其中串行接口用于片內(nèi)寄存器的訪問和配置，并行接口用于基帶數(shù)據(jù)的輸入。串行接口接入FPGA，經(jīng)過邏輯轉(zhuǎn)換后與TS201外部總線對接，TS201可通過外部總線接口直接訪問AD9957的片內(nèi)寄存器。并行接口接入FPGA后與FPGA內(nèi)部的雙口RAM連接，在發(fā)射信號時，并口的數(shù)據(jù)會根據(jù)RAM中數(shù)據(jù)的內(nèi)容更新。TS201可通過外部總線接口將要發(fā)射的數(shù)據(jù)寫入FPGA雙口RAM中。另外，AD9957的一些控制信號也接入FPGA中，由程序控制。

3.5 外部接口

上位機指令的下達由串口實現(xiàn)，通過插線帽設(shè)置DB9接口上的RS232和RS422兩種串口模式切換，滿足不同主機的接口要求。電平轉(zhuǎn)換芯片采用通用芯片MAX3232和MAX3488，接口邏輯由FPGA實現(xiàn)，并最終由TS201的外部總線接口實現(xiàn)串口的讀寫。

光電轉(zhuǎn)換器采用Avago公司生產(chǎn)的模塊AFCT-5944ALZ，由FPGA實現(xiàn)并串轉(zhuǎn)換和ROCKETIO協(xié)議。光纖接口的速率可達2.5Gbit/s，用于數(shù)字信號遠距離高速率傳輸。

此外板卡上還預(yù)留了一對ROCKETIO收發(fā)接口，采用SATA接口的物理形式，電信號直接收發(fā)，用于近距離的板間互聯(lián)。

3.6 印制板設(shè)計

因為FPGA IO利用率很高，所以使用的布線層較多，在印制板設(shè)計中采用了12層結(jié)構(gòu)。其中8層為信號層，4層為覆銅層，層壓結(jié)構(gòu)依次為頂層、地層1、信號層1、信號層3、電源層1、信號層2、信號層5、地層2、信號層4、信號層6、電源層2、底層。

印制板在整體結(jié)構(gòu)上保持對稱，增強了機械強度和可靠性。同時保證每個信號層緊鄰至少一個覆銅層，提供了電壓參考和合理的電磁屏蔽。并且由于地層的屏蔽作用優(yōu)于電源層，因此敏感信號（易產(chǎn)生干擾或者易被干擾）的信號層最好靠近接地層，而不是電源層[5]。

4 軟硬件配置與實現(xiàn)

LTC2209工作模式的配置通過引腳的上下拉電阻實現(xiàn)，設(shè)計中利用冗余的上下拉電阻保持對芯片配置的可調(diào)性。各配置管腳和默認(rèn)值如表1所示。

FPGA實現(xiàn)對電路中各芯片的控制、配置，以及與TS201外部總線、LINK口的數(shù)據(jù)傳輸。主要實現(xiàn)的邏輯功能有：

1）TS201外部總線接口，對TS201地址總線進行譯碼，使其可以訪問FPGA內(nèi)部寄存器組。寄存器組中不同寄存器對應(yīng)不同芯片的接口邏輯，通過寄存器的操作實現(xiàn)對外圍芯片的配置?？蓪崿F(xiàn)配置的芯片有AD6636（BPI×2），AD9957（SPI×2）、AD9523（SPI）;

2）TS201的4組LINK口，需要實現(xiàn)雙時鐘沿的LINK數(shù)據(jù)的串并轉(zhuǎn)換以及與其他數(shù)據(jù)接口的對接，主要有以下2種：1）8路基帶數(shù)據(jù)接口，AD6636輸出到FPGA內(nèi)部FIFO，TS201通過LINK口讀取FIFO內(nèi)的數(shù)據(jù);2）LINK口協(xié)議到RocketIO協(xié)議的轉(zhuǎn)換，實現(xiàn)2組高速串行RocketIO輸出數(shù)字基帶數(shù)據(jù)，1組物理接口為光纖模塊，用于遠距離傳輸，1組物理接口為SATA，用于近距離板間互聯(lián);

3）TS201總線接口與AD9957并行數(shù)據(jù)輸入的對接，用于AD9957基帶數(shù)據(jù)的輸入，數(shù)據(jù)緩沖使用FPGA內(nèi)部的雙口RAM，TS201通過外部總線接口（流水線協(xié)議）將基帶數(shù)據(jù)寫入雙口RAM，AD9957在發(fā)送射頻信號時讀取雙口RAM中的數(shù)據(jù);

4）中斷功能，F(xiàn)PGA產(chǎn)生TS201的中斷信號及中斷復(fù)用邏輯，需要產(chǎn)生的中斷有基帶數(shù)據(jù)讀取中斷和RocketIO發(fā)送完成、接收數(shù)據(jù)中斷。

5 仿真與調(diào)試

在調(diào)試中發(fā)現(xiàn)8通道采樣電路相互間有明顯的串?dāng)_現(xiàn)象，幅值在-60dBM以上，使電路整體的信噪比指標(biāo)得不到滿足。結(jié)合各種因素判斷是因為各AD通道共用了模擬地以及3V3電壓，串?dāng)_信號主要通過共地互相傳導(dǎo)。在第二版的改動中將8個采樣通道的模擬地都進行了分割，之間用磁珠隔離，供電以4個通道為一組，用兩個電源模塊分別供電，解決了串?dāng)_問題。

FPGA內(nèi)部功能模塊的仿真通過ISE集成的仿真工具ISIM和Chipscope進行。仿真需要建立工程，編輯完整的測試激勵文件，設(shè)置約束參數(shù)等。調(diào)試時，使用JTAG下載線加載bit文件，同時可通過JTAG口使用chipscope進行在線仿真。JTAG鏈路還應(yīng)包括存儲FPGA程序的Flash，通過JTAG將鏡像文件（mcs）燒寫進Flash。電路板上電后，F(xiàn)lash通過并行加載接口（BPI）將鏡像文件加載到FPGA中，完成對FPGA的配置。注意，此時FPGA的模式選擇引腳M[2：0]應(yīng)配置為‘100，即8位并行、輸出cclk的模式。

DSP芯片TS201的JTAG接口采樣雙排14插針的形式，通過一些上下拉電阻和緩沖后與TS201連接。調(diào)試時，TS201的程序用VisualDSP軟件通過仿真器的JTAG口連接DSP進行程序下載和動態(tài)調(diào)試。工作時，TS201的程序存儲在Flash芯片中，上電后Flash通過并口自動加載TS201程序。燒寫Flash時，用JTAG口下載運行TS201的燒寫程序，燒寫程序會將要燒寫的固化文件（事先用VisualDSP軟件生成）通過并口寫入到Flash中。

6 結(jié)束語

本文給出了一種短波天線信號合成電路的設(shè)計方法，天線信號經(jīng)過信號處理和合成后可通過FPGA的RocketIO模塊發(fā)送數(shù)字基帶信號，或者通過DUC+DAC輸出合成后的射頻信號。各章介紹了電路的組成、重要電路的設(shè)計以及軟硬件的配置與實現(xiàn)。所設(shè)計的板卡經(jīng)過調(diào)試與驗證，滿足功能要求，具有良好的性能。在實際應(yīng)用中不對現(xiàn)有短波通信設(shè)備做較大改動，即可使接收的信噪比獲得天線陣列信號合成后的改善，具有較強的通用性，適合模塊化設(shè)計。

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【通聯(lián)編輯：梁書】