劉東明,張宇涵

(中國電子科技集團公司第五十八研究所，江蘇 無錫 214000)

1 引言

集成電路作為推動信息時代發(fā)展和變革的重要引擎，在國民經(jīng)濟建設(shè)、人民日常生活及國防軍工發(fā)展等領(lǐng)域發(fā)揮著重要的作用[1]。目前，我國集成電路產(chǎn)業(yè)整體仍與國際先進水平具有一定差距，且在國際形勢及國內(nèi)需求加劇的雙重背景下，大力提升我國集成電路設(shè)計和制造水平就顯得尤為重要[2]。

隨著摩爾定律[3-4]的持續(xù)演進，芯片的特征尺寸愈加變小，各類芯片的性能與規(guī)模也在不斷變大[5]，傳統(tǒng)的單一化低功耗設(shè)計方法已經(jīng)難以滿足超大規(guī)模數(shù)字集成電路的實際需求，故現(xiàn)如今主流的低功耗設(shè)計流程均結(jié)合了多種低功耗設(shè)計方法，諸如多閾值CMOS器件技術(shù)、時鐘門控技術(shù)[6]、多電壓供電及電源關(guān)斷技術(shù)(Multi-Supply Multi-Voltage & Power Shut-Off Technology，MSMV&PSO)等。此外，在描述芯片或IP核的多電壓設(shè)計意圖時，需使用統(tǒng)一功率格式(Unified Power Format，UPF)進行定義。

2 Bittop的統(tǒng)一功率格式定義

2.1 IP核Bittop簡介

IP核Bittop屬于專用集成電路(Application Specific Integrated Circuit，ASIC)范疇[7]，并基于SMIC 55nm工藝進行層次化綜合與物理設(shè)計，且其內(nèi)部集成了特定的HASH函數(shù)算法，可被用于處理復(fù)雜的區(qū)塊鏈代碼。

在物理結(jié)構(gòu)方面，IP核Bittop具有兩個物理層次，并于邏輯設(shè)計階段預(yù)先制定了以多例化模式(Multiple Instantiated Mode，MIM)為核心的子模塊集成策略，即對單一子模塊進行多次調(diào)用，來減少冗余設(shè)計和重復(fù)操作，最大化精簡整體的設(shè)計流程。圖1為IP核Bittop的物理結(jié)構(gòu)圖。

圖1 IP核Bittop的物理結(jié)構(gòu)圖

由圖1可知，IP核Bittop的頂層block_top具有四個可關(guān)斷電壓域，且集成了32個同樣的子模塊block_slice，每個子模塊另具有各自獨立的兩個可關(guān)斷電壓域及兩個存儲單元。此外，對IP核Bittop內(nèi)的所有可關(guān)斷電壓域均采用1.0V的低電壓供電，其余部分使用1.2V高電壓供電。

2.2 UPF定義

多電壓供電與電源關(guān)斷技術(shù)作為現(xiàn)如今低功耗超大規(guī)模數(shù)字集成電路設(shè)計的常用手段，可有效降低全芯片或IP核的動態(tài)功耗與靜態(tài)功耗。

在Bittop的工程實現(xiàn)方面，需使用UPF文件對其多電壓及電源關(guān)斷策略進行定義。它是一種基于TCL指令編寫而成的腳本文件[8]，其可用于物理綜合、布局布線和仿真驗證等階段[9]。UPF文件不僅對電壓域的創(chuàng)建和電源端口的生成等內(nèi)容進行了詳細(xì)的描述，而且在電源開關(guān)單元、保持單元、隔離單元和電壓轉(zhuǎn)換單元的供電、信號端口連接以及物理位置等方面做了細(xì)致的指定[10]。

UPF的編寫方式大致可分為兩種，即層次式和非層次式。層次式適用于物理結(jié)構(gòu)較為簡單，設(shè)計頂層下所集成的獨立層次模塊數(shù)量較少，或頂層沒有可關(guān)斷電壓域的芯片或IP核，其優(yōu)點在于不僅可以簡潔明了地定義完整的多電壓供電及電源關(guān)斷的設(shè)計意圖，避免子模塊與頂層之間的多次UPF嵌套，而且對于采用自上而下式層次化設(shè)計方法的芯片或IP核而言，它可使UPF文件與設(shè)計之間具有更好的兼容性，并在層次化綜合階段，有效地降低違例出現(xiàn)的可能性，增強設(shè)計的容錯率。此外，對于物理結(jié)構(gòu)較為復(fù)雜、頂層與子模塊均具有可關(guān)斷電壓域、或類似Bittop的采用多例化模式的設(shè)計，適宜采用非層次式UPF編寫方法。這種方式與采用自下而上式層次化策略的設(shè)計之間具有更好的匹配性，便于分別完成頂層與子模塊的獨立設(shè)計。

圖2為Bittop的版圖布局，針對Bittop的物理特點，采用非層次式UPF編寫方法，對其頂層block_top和子模塊block_slice各自進行UPF定義，并于Bittop的層次化邏輯綜合階段，使用循環(huán)指令for {set i 0} {＄i < 32} {incr i} {load_upf-scope blockslice_＄{i}../blockslice.upf }，進行全IP核的UPF結(jié)構(gòu)整合，圖3為Bittop的UPF結(jié)構(gòu)。

圖2 Bittop的版圖布局

圖3 Bittop的UPF結(jié)構(gòu)簡圖

如圖3所示，Bittop的頂層block_top具有四個可關(guān)斷電壓域，其內(nèi)部均定義了供電集、電源開關(guān)單元、保持單元和隔離單元。此外，由于頂層所采用的電壓比電壓域內(nèi)所用電壓高0.2V，故在電壓域外創(chuàng)建了電壓轉(zhuǎn)換單元，以保證電壓域內(nèi)外信號之間的正常通信。

圖4為Bittop的子模塊block_slice的UPF結(jié)構(gòu)簡圖，與頂層block_top類似，子模塊具有兩個可關(guān)斷電壓域，故對其進行同樣的多電壓及電源關(guān)斷定義。此外，在block_top的綜合階段，需使用下列循環(huán)指令，以形成Bittop的全IP核供電結(jié)構(gòu)。

圖4 block_slice的UPF結(jié)構(gòu)簡圖

for {set j 0} {＄j < 32} {incr j} {

connect_supply_net VDDL_SW_PI-ports blockslice_＄{j}/VDDL_SW_PI

connect_supply_net VDDL_SW_SI-ports blockslice_＄{j}/VDDL_SW_SI

connect_supply_net VSS-ports blockslice_＄{j}/VSS

connect_supply_net VDDL-ports blockslice_＄{j}/VDDL

connect_supply_net VDDH-ports blockslice_＄{j}/VDDH}

3 功耗優(yōu)化分析

Bittop采用多電壓供電的方式對其內(nèi)部不同的單元進行了合理的電壓分配。其中，對存儲器等數(shù)據(jù)處理單元采用高電壓供電，對時序或性能要求較低的部分使用低電壓供電。此外，本設(shè)計結(jié)合了電源關(guān)斷技術(shù)，將使能端在一定時間內(nèi)靜止的單元利用可關(guān)斷電壓域進行統(tǒng)一下電，降低了全IP核的靜態(tài)功耗。

在Bittop的低功耗設(shè)計過程中，通過使用功耗分析工具PrimeTime PX進行實驗發(fā)現(xiàn)，相較于只使用時鐘門控技術(shù)和多閾值CMOS器件技術(shù)的情況，附加采用多電壓供電及電源關(guān)斷技術(shù)，可有效降低Bittop的全功耗。實驗結(jié)果如表1所示。

表1 采用MSMV&PSO技術(shù)前后的功耗結(jié)果對比

由表1可知，在采用多電壓供電及可關(guān)斷電源技術(shù)后，IP核Bittop的功耗減少了5.9682mW，降低比例約為59.74%。

4 結(jié)論

IP核Bittop作為ASIC屬類，內(nèi)嵌HASH函數(shù)集，用于處理復(fù)雜的數(shù)學(xué)挑戰(zhàn)，在事先使用時鐘門控技術(shù)和多閾值CMOS器件技術(shù)的基礎(chǔ)上，增加了多電壓供電與電源關(guān)斷技術(shù)來進一步優(yōu)化全IP核的功耗，其中針對Bittop的物理結(jié)構(gòu)特點，采用非層次式方法編寫了全IP核的UPF文件。最終通過使用功耗分析工具PrimeTime PX，實驗證明了利用多電壓供電與電源關(guān)斷技術(shù)可有效降低Bittop的功耗，且較采用此技術(shù)之前，功耗下降約59.74%。