張 凡，黃 浩，朱鐵柱

（1.淮陰工學院電子信息工程學院，江蘇淮安 223001；2.淮陰工學院江蘇省湖泊環(huán)境遙感技術工程實驗室，江蘇 淮安 223001）

基于FPGA 的數(shù)字示波器在功能控制和數(shù)據(jù)處理性能的優(yōu)越性突出。從數(shù)字系統(tǒng)方面來說，系統(tǒng)性能取決于系統(tǒng)參數(shù)，通過改變參數(shù)很容易實現(xiàn)為不同的應用場景選擇合適的數(shù)字系統(tǒng)[1-3]。數(shù)字示波器可以靈活地適應多路信號，通過時分復用一套示波器就可以通過片選信號，分時處理幾路模擬信號，有效地減少了電路資源浪費；還可以根據(jù)面向對象的不同以及用戶的不同需求選擇不同的算法[4-6]。此外，數(shù)字示波器具有精度高、抗干擾能力強的優(yōu)點，可以實現(xiàn)數(shù)字編程等模擬示波器無法實現(xiàn)的功能[7-8]。

文中設計了一款智能數(shù)字化數(shù)字示波器系統(tǒng)，設計指標如下：采樣精度12 位、幅值范圍-5～+5 V、測量頻率范圍100～10 MHz、水平靈敏度20 mV/div，垂直靈敏度0.1 μs/div。

1 系統(tǒng)硬件設計

1.1 硬件設計

以FPGA 作為核心的主控芯片，其外圍電路比較簡單，因為FPGA 內部集成了大量電路模塊，不需要外接太多的電路就可以實現(xiàn)想要的功能，如產生分頻的鎖相環(huán)。FPGA 內部嵌入式軟核處理器MicroBlaze、DSP 資源，所以FPGA 既可以使用DSP 資源實現(xiàn)相關算法，又可以實現(xiàn)控制功能。此外，F(xiàn)PGA 可實現(xiàn)并行處理，協(xié)調控制能力強，可在內部實現(xiàn)通信接口等功能[9-11]。所以，該方案相對于MCU和模擬示波器方案有著獨特的優(yōu)勢。

信號首先經過信號調理電路即程控衰減放大電路和過壓保護電路進行處理，AD 轉換電路對外部信號進行采樣，將模擬信號轉換為數(shù)字信號。FPGA 開發(fā)板外接控制交互電路（如按鍵、撥碼開關、旋轉編碼器等）、片內存儲電路、VGA 顯示電路。硬件設計框圖如圖1 所示。

圖1 硬件框圖

1.2 模數(shù)轉換電路AD9266

此次設計所采用的是型號為AD9266 的高速AD模塊，兩塊65 MPS 的AD 芯片集成在一塊電路板上，既可以實現(xiàn)多通道的功能，也可以為之后的欠采樣技術等效采樣提供硬件支持，還可以滿足高速數(shù)據(jù)采集與處理的要求。FPGA 完成對雙路AD 轉換的時序控制和數(shù)據(jù)讀取功能。

AD9266 采用多級差分流水線架構，可以通過一定的時序控制實現(xiàn)FPGA 開發(fā)板的通信功能，控制時序如圖2 所示。用戶可以選擇硬件如SENSE引腳的外接電壓值，從而改變輸入信號的范圍和直流分量[12-13]。

圖2 AD9266時序圖

AD9266 芯片內部自帶采樣保持放大器，在中頻段，通過等效采樣和欠采樣技術，實現(xiàn)更高頻率的模擬信號采集。設計中選擇單端輸入的模式，采用SMA 接口直接接入信號。

1.3 電壓衰減電路和采樣保持電路

芯片生產廠商在內部集成了片內基準電壓源和高性能的占空比穩(wěn)定器，可以實現(xiàn)任意占空比的時鐘，完成對信號的采樣和采樣保持，具有高效和方便的優(yōu)點。

輸入阻抗也是示波器的關鍵指標，輸入阻抗高可以降低對待測電路的影響。AD9266 輸阻抗很高，電源電壓范圍靈活，相位誤差和差分增益可忽略，在示波器應用中適合作示波器的前級信號調理。

根據(jù)原理圖，配置的AD9266 基準電壓只有2 V，但是2 V 的電壓在正常的示波器使用中是遠遠不夠的，所以設計了一款電路，如圖3 所示，可以將輸入范圍擴大至-4～+4 V。

圖3 不使用運放的電壓衰減電路

在另一種方案中，采用帶寬為145 MHz 的快速場效應管電壓反饋放大器，該放大器的工作噪聲低，屬于單電源供電，與單極性ADC 配合單路放大器使用，所以非常適合用來作示波器的前級衰減運放。通過運放將-5～+5 V 衰減到-2～+2 V 的范圍內。

電壓計算公式如下：

當Vi=-5 V 時，對應Vo=1 V，當Vi=5 V 時，對應Vo=3 V。輸入電壓就可實現(xiàn)從10 V 衰減到參考電壓配置的2 V。

2 軟件程序設計

2.1 系統(tǒng)工作流程

示波器系統(tǒng)工作流程圖如圖4 所示。系統(tǒng)上電時，F(xiàn)LASH 中的程序會由配置電路配置到FPGA 中，顯示界面初始化，ADC 開始采集數(shù)據(jù)。

圖4 軟件流程圖

判斷觸發(fā)條件，如果滿足觸發(fā)條件就開始保存ADC 的數(shù)據(jù)，采集的數(shù)據(jù)存入RAM1 和RAM2，分別供FFT 模塊和波形顯示模塊調用，數(shù)據(jù)的前后差值存入RAM3，啟動測頻模塊和測幅模塊。

測頻模塊通過濾波將ADC 采集到的信號變?yōu)榉讲ㄐ盘?，并計算周期。如果是自動控制模式，則根據(jù)周期更改顯示模塊和測幅模塊的參數(shù)，如果不是，則根據(jù)按鍵或者旋轉編碼器的值更改參數(shù)。

下一步進行快速傅里葉變換，并將結果存入RAM4。顯示界面調用RAM2 和RAM3 的數(shù)據(jù)顯示波形，存入RAM4 中的數(shù)據(jù)顯示傅里葉變換的結果。

2.2 頻率計模塊

頻率計數(shù)常用的方法有兩種：周期法測定頻率和直接測量頻率。示波器測量的信號頻率范圍大、頻率高，所以采用周期法測頻[14]。

為了排除噪聲信號的干擾和減少外圍的器件，沒有選擇過零比較器，而是利用軟件實現(xiàn)了一個施密特觸發(fā)器，將離散的正弦波信號濾波為方波信號，這樣就可以通過軟件實現(xiàn)計數(shù)濾波后的上升沿次數(shù)，計數(shù)值就是信號的頻率，如圖5 所示。

圖5 頻率計框圖

測得的頻率信號會被采樣模塊和波形顯示模塊調用，根據(jù)頻率的值更改采樣模塊的參數(shù)。因為采用的是等效采樣，需要產生與信號頻率相差1 時鐘周期的方波，作為ADC 的時鐘信號，因此在測量中最好采用等精度測頻，以避免產生的時鐘信號因此受影響。

2.3 測幅模塊

測幅模塊記錄每一個周期的峰峰值，最后計算平均值。為了提高計算的精度，引入了周期參數(shù)，如圖6 所示。在實際應用中，信號往往會疊加周期性的噪聲。當噪聲頻率低于信號頻率時，根據(jù)測頻模塊測得的周期，可以只在一個周期內尋找最大值和最小值，這樣可以一定程度上避免低頻信號對測幅模塊的影響。連續(xù)10 次測得這樣的信號后，就可以計算平均值，輸出信號的幅度值。

圖6 測幅框圖

2.4 PLL模塊

PLL（鎖相環(huán)）是FPGA 內部重要的時鐘資源。利用鎖相環(huán)可以對時鐘進行分頻、倍頻、相位調整。PLL 基于壓控振蕩器VCO 獲得實際想要的輸出頻率，而MMCM（混合模式時鐘管理器）基于可變延時線技術，當時鐘信號特別純凈時，分頻操作不用PLL和MMCM，因為會引入延遲和偏斜[15-16]。而PLL 可以自身通過壓控振蕩器產生震蕩，輸入時鐘用來產生基準。在設計中，ADC 實時采樣時鐘頻率為50 MHz，等效采樣頻率為125 MHz，故需要65 MHz 的時鐘，并使用VGA 顯示時鐘，如圖7 所示。

圖7 PLL框圖

2.5 緩存模塊

設計的緩存模塊使用FPGA 內部BRAM 資源。在賽靈思FPGA 內部，有兩種RAM：資源塊RAM 和分布式RAM。分布式RAM 是消耗賽靈思特有的SLICEM，會消耗邏輯資源但時序性能好，是非常珍貴的資源。文中設計對時序要求不高，且片上資源足夠，所以不采用分布式RAM。

緩存框圖如圖8 所示，中例化了4 個雙口RAM，分別作為波形數(shù)據(jù)、波形差值數(shù)據(jù)、FFT 輸入數(shù)據(jù)、FFT 輸出數(shù)據(jù)存儲緩存。波形數(shù)據(jù)和波形差值為八位，深度為1 024，每512 個數(shù)據(jù)顯示一個周期的波形。另外，IP 核選擇配置額外的輸出寄存器，提高存儲器使用性能，但讀取值要延時一個周期。為避免沖突，采用異步時鐘。讀數(shù)據(jù)采用VGA 接口以65 MHz 的頻率讀取，寫數(shù)據(jù)采用ADC 采樣時鐘，配置為讀優(yōu)先，這樣可以保證當一個端口執(zhí)行寫操作時，讀取無效。

圖8 緩存框圖

2.6 采樣模塊

示波器的采樣功能由采樣模塊實現(xiàn)，提供對AD芯片的時鐘控制和數(shù)據(jù)處理功能，輸入測頻信號的數(shù)值來對AD 芯片進行自動控制。當被測信號頻率高于示波器實時采樣預設的頻率閾值時，示波器采用等效采樣；否則，示波器采用實時采樣。

實時采樣的原理簡單，AD 芯片內部自帶了采樣保持穩(wěn)定功能，實時采樣時只需將時鐘信號分頻給AD 芯片，就可以按照想要的次序進行采樣。

采樣模塊框圖如圖9 所示。當?shù)刃Р蓸訒r，PLL通過壓控振蕩器倍頻到125 MHz，根據(jù)測得的頻率生成和信號相差一個PLL 輸出時鐘周期的信號。這樣根據(jù)差頻法的性質，采樣的等效采樣率即為125 MHz，因此可以在AD 芯片性能不夠的情況下實現(xiàn)對信號的欠采樣。

圖9 采樣模塊框圖

2.7 傅里葉變換模塊

Xilinx 提供了FFT IP 核，可以直接例化使用。FFT IP 核具有12 個通道，不同的通道可以針對不同的計算點數(shù)和信號頻率等計算參數(shù)實現(xiàn)不同的工作模式。通過設置數(shù)據(jù)類型、數(shù)據(jù)位寬、相位因子、輸出指令來調整輸入輸出的格式，可以根據(jù)用戶的需求方便地實現(xiàn)FFT 算法[17]。

傅里葉變換框圖如圖10 所示，這里選擇1 通道，對1 024 個點進行操作。選擇工作模式時，IP 核可以根據(jù)所需要的處理速度，配置成基2、基4、突發(fā)模式、流水線模式，通過面積和資源的互換實現(xiàn)自動配置。文中根據(jù)資源和性能的取舍選擇基4 模式。

圖10 傅里葉變換框圖

在使用時，存在三類信號：基本的時鐘和復位信號、AXI 的總線信號和狀態(tài)線信號。AXI 的總線信號負責命令的輸入和數(shù)據(jù)的交互。狀態(tài)線信號包括started 開始轉換信號、溢出的overflow 信號等。

文中通過testbench 來驗證FFT 模塊的結果，系統(tǒng)時鐘（即FFT 計算時鐘）為100 MHz，因此頻譜范圍為0～50 MHz。使用Matlab 生成低頻與頻率更高的正弦波信號A 和B，分別寫入txt 文件。通過讀取文件的正弦波信號，并轉換為testbench 的輸入信號，對電路進行仿真，分析FFT 的功能。

信號的頻率越高，經過變換后尖峰要比信號更靠近中間。在有效信號持續(xù)的時間內，很明顯可以看到低頻信號的采樣結果要比高頻信號采樣的結果更加精確，因為vivado 仿真工具會對信號的值進行壓縮顯示，頻譜圖實際波形與Matlab 仿真類似。

2.8 顯示界面模塊

界面模塊由VGA 時序生成模塊和網格生成模塊組成，VGA 時序模塊主要由計數(shù)器組成，計數(shù)單位是顯示一個像素所需要的時鐘。文中VGA 模塊像素大小為1 024*768，每秒刷新60 次，每次刷新行有效和場有效信號計數(shù)器分別計數(shù)1 024 次和768 次，同步信號可以通過查詢資料設定相關參數(shù)，顯示模塊框圖如圖11 所示。

圖11 顯示模塊框圖

在滿足VGA 時序的基礎下，網格疊加模塊根據(jù)橫縱坐標網格表達式更改VGA544 顏色參數(shù)的值，從而顯示橫向和豎向網格。

2.9 波形和頻譜圖顯示模塊

波形和頻譜圖顯示模塊如圖12 所示。該模塊用于接受已經生成的網格VGA 時序。PLL 生成的65 MHz 的時鐘作為RAM2 和RAM3 的讀取時鐘。

圖12 波形和頻率譜模塊框圖

在實時采樣模式下，采樣多個周期的波形會超出顯示所具有的功能。系統(tǒng)具有自動控制的功能，頻率計模塊已經測得了頻率，因此示波器可以在不外接輸入調整頻率的情況下對波形進行調整[18]。在模塊中根據(jù)輸入信號的時鐘頻率表達式控制ADC采樣存儲的間隔，這樣屏幕就可以始終顯示兩個周期的波形。

3 實驗分析

上述過程實現(xiàn)了基于FPGA 的數(shù)字示波器設計，但是對于實際采集系統(tǒng)的精度和系統(tǒng)留下來的缺陷無法確定，為此選擇用FPGA 和DA 芯片通過DDS 的方式模擬正弦波、方波、三角波的功能[19]。在實驗過程中，將AD 和DA 直接相連，將待測信號的生成參數(shù)和實驗數(shù)據(jù)進行對比，分析示波器系統(tǒng)測量的效果。實驗結果在測量信號頻率低于50 MHz 時，誤差不超過0.1%，測幅誤差在校準后誤差不超過5%，波形和頻譜顯示效果分別如圖13、14 所示，可見基本實現(xiàn)了示波器的功能。

圖13 正弦波波形圖

圖14 正弦波頻譜圖

4 結束語

文中通過Artix-7 FPGA 開發(fā)板和高精度ADC芯片實現(xiàn)了數(shù)字存儲式示波器，實時采樣可以達到65 MHz，通過等效采樣還可以提高示波器的采樣頻率，并提高示波器的數(shù)字處理能力，降低示波器的成本，提高示波器的集成度。