王建強(qiáng)，秦水介

（1.貴州大學(xué)大數(shù)據(jù)與信息工程學(xué)院，貴陽 550025；2.貴州省光電子技術(shù)及應(yīng)用重點(diǎn)實(shí)驗(yàn)室，貴州 550025）

1 引言

在多通道應(yīng)用與多目標(biāo)的跟蹤過程當(dāng)中，必須要滿足無線通信對(duì)寬帶的高要求。在無線通信市場(chǎng)相關(guān)需求帶動(dòng)下，寬帶的高精度與大延時(shí)寬帶數(shù)控延遲線已成為研究的重點(diǎn)。寬帶數(shù)字通信技術(shù)的核心技術(shù)是微波信號(hào)的接收系統(tǒng)，其數(shù)字延遲器具有體積小，重量輕，可靠性高的優(yōu)點(diǎn)。基于此，設(shè)計(jì)一款有小尺寸和優(yōu)異微波性能的GaAs微波單片集成數(shù)控實(shí)時(shí)延遲線電路。設(shè)計(jì)選用砷化鎵材料和微波單片集成電路技術(shù)，以電路和電磁場(chǎng)模擬相結(jié)合的方式構(gòu)造，同時(shí)，延遲支路中的所有延遲位均采用常數(shù)的延遲網(wǎng)絡(luò)。為達(dá)到高的電阻延遲精度和大量的延遲度，在設(shè)計(jì)中全面考慮了工作頻率、插入損耗、總延遲、VSWR等方面的設(shè)定，最終確保實(shí)測(cè)結(jié)果滿足設(shè)計(jì)的相關(guān)需求。

2 寬帶數(shù)控延時(shí)線芯片相關(guān)要求

2.1 模型設(shè)計(jì)

設(shè)計(jì)基于中國(guó)電子集團(tuán)公司的第十三研究所高爐生產(chǎn)線的相關(guān)研究，充分利用ADS仿真軟件，對(duì)相關(guān)元件的平面電磁場(chǎng)進(jìn)行建模和仿真，使用各種設(shè)備和門來開發(fā)具有延遲特性的實(shí)時(shí)數(shù)字控制延時(shí)模型。

為建立高精度的MMIC數(shù)控實(shí)時(shí)延時(shí)模型，開發(fā)一種可在芯片上進(jìn)行測(cè)試的采用數(shù)字?jǐn)?shù)控實(shí)時(shí)延時(shí)單元的模塊電路。它包括開關(guān)功能和各種無源組件，以構(gòu)成一個(gè)完整的實(shí)時(shí)延遲單元。該方法可以校準(zhǔn)寄生的相關(guān)效應(yīng)（交叉，相連，后孔彎曲等）引起的實(shí)時(shí)延遲芯片上的相關(guān)難題。同時(shí)，還需在更寬的頻率范圍內(nèi)進(jìn)行詳細(xì)分析，以消除MICCNC設(shè)計(jì)過程中其他因素的影響[1]。

NC實(shí)時(shí)延遲電路的設(shè)計(jì)中需要較小的門寬有源器件。為了建立高精度且易于使用的有源器件模型，在此外制作了具有相同總柵極寬度和不同連接模式（即源、漏、柵三極的垂直及并行連接）的器件模型，電路設(shè)計(jì)版圖如圖1所示。此種設(shè)計(jì)布局靈活，并與已有模型完全對(duì)應(yīng)，保證了模型的準(zhǔn)確性，提高了設(shè)計(jì)的成功率。

圖1 有源器件模型版圖

2.2 實(shí)時(shí)延遲位的設(shè)計(jì)考慮

首先考慮低實(shí)時(shí)延遲位。為減少芯片的總面積，通常使用恒定電阻網(wǎng)絡(luò)來實(shí)現(xiàn)NC實(shí)時(shí)延遲位。低實(shí)時(shí)延遲位是由兩個(gè)互補(bǔ)FET器件控制的自切換恒定電阻器網(wǎng)絡(luò)來實(shí)現(xiàn)的。與傳統(tǒng)方法的SPDT開關(guān)相比，它具有自切換的恒定電阻網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)，插入損耗與芯片面積都較小，且是通過耦合微帶線來實(shí)現(xiàn)的[2]。在電路的設(shè)計(jì)過程中，無源部件采用電磁場(chǎng)模擬仿真設(shè)計(jì)；有源部件的設(shè)計(jì)對(duì)器件尺寸和微帶線間距進(jìn)行了優(yōu)化，在整個(gè)工作頻帶內(nèi)實(shí)現(xiàn)了平坦的延遲時(shí)間。然而，在平坦的延遲時(shí)間段內(nèi)，較小的插入損耗和良好的回波損耗之間仍然需要更細(xì)致的權(quán)衡。

對(duì)于高實(shí)時(shí)延遲位，經(jīng)過實(shí)驗(yàn)發(fā)現(xiàn)：當(dāng)截止頻率為20 GHz時(shí)，單個(gè)恒阻網(wǎng)絡(luò)的最大延遲為16ps，對(duì)于較大的延遲位，截止頻率則小于20GHz。因此，單個(gè)恒定電阻網(wǎng)絡(luò)的延遲位減少到僅有3位。高實(shí)時(shí)延遲位采用SPDT開關(guān)延遲單元的結(jié)構(gòu)來實(shí)現(xiàn)延遲，其拓?fù)浣Y(jié)構(gòu)如圖2所示。這種拓?fù)湫枰慕M開關(guān)設(shè)備工作在延遲及參考狀態(tài)下，以實(shí)現(xiàn)實(shí)時(shí)延遲。其中，并聯(lián)的四個(gè)開關(guān)可以改善拓?fù)涞母綦x度，而串聯(lián)的四個(gè)開關(guān)將給電路帶來更多的插入損耗。電阻器網(wǎng)絡(luò)在寬頻帶上具有良好的延遲區(qū)域，并且延遲時(shí)間可以增加多個(gè)恒定電阻器網(wǎng)絡(luò)的級(jí)聯(lián)。

圖2 恒阻網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)

在整個(gè)電路設(shè)計(jì)過程中，通過對(duì)大量多端口恒定電阻網(wǎng)絡(luò)的平面電磁場(chǎng)仿真，優(yōu)化了具有良好匹配性的單個(gè)實(shí)時(shí)延遲位。根據(jù)系統(tǒng)規(guī)范和芯片布局的實(shí)際要求，無需優(yōu)化電路，只需級(jí)聯(lián)每個(gè)基本實(shí)時(shí)延遲位即可。

3 GaAs MMIC相關(guān)設(shè)計(jì)

3.1 設(shè)計(jì)思路

GaAsMMIC的研制流程主要包括工藝加工平臺(tái)與外延材料選定、元器件模型的表征、電路設(shè)計(jì)與驗(yàn)證、模型的動(dòng)態(tài)完善與電路改進(jìn)、電路測(cè)試分析、電路可靠性試驗(yàn)等。

綜合考慮上述各方面因素，根據(jù)延遲量的不同，選取適合的延遲拓?fù)浣Y(jié)構(gòu)，并且通過現(xiàn)場(chǎng)仿真、隨時(shí)改進(jìn)來提高模型精度與設(shè)計(jì)的合理性[3]。

具體電路研制的相關(guān)指標(biāo)為：

工作頻率:2GHz～18GHz;

總插入損耗：＜23dB;

延時(shí)位數(shù):6位；

延時(shí)步進(jìn):5ps；

輸入駐波比：＜2.5:1；

輸出駐波比：＜2.5:1；

總延時(shí)量:315ps。

3.2 GaAs PHEMT外延材料優(yōu)化

與HEMT和MESFET器件相比，PHEMT器件具有器件增益高、工作溫度低、電流密度大、閃爍噪聲低和工作頻率高等優(yōu)點(diǎn)[4]。對(duì)其外延材料進(jìn)行選取，微觀結(jié)構(gòu)是影響GaAs器件微波性能的重要考慮因素。通過優(yōu)化多層微結(jié)構(gòu)并調(diào)節(jié)每一層的濃度和厚度，可提高器件的微波性能及器件可靠性，選擇合適的外延材料微觀結(jié)構(gòu)十分重要[5]。

PHEMT器件的特性來自于AlGaAs/InGaAs異質(zhì)結(jié)的特殊能帶結(jié)構(gòu)。為提高器件的擊穿電壓，PHEMT器件結(jié)構(gòu)采用雙槽結(jié)構(gòu)。同時(shí)采用Aias或Ingap雙蝕刻工藝，以提高芯片和批次之間的一致性。根據(jù)NC延遲線單芯片的微波性能，在材料設(shè)計(jì)中將InGaP用作腐蝕終止層。InGaP和GaAs之間的摻雜濃度差很小，能夠降低腐蝕終止層對(duì)PHEMT器件導(dǎo)通電阻的影響[6]。InGaP腐蝕終止層的厚度也做了優(yōu)化，以減少對(duì)器件性能的影響。

AlGaAs層的厚度和構(gòu)成需要特別考慮。為降低串聯(lián)電阻，該層越薄越好；然而，如果AlGaAs層的厚度過薄，陷阱中的電子就會(huì)被肖特基勢(shì)壘吸收。

3.3 延時(shí)線電路設(shè)計(jì)

工作頻率、插入的相關(guān)損耗、全態(tài)幅度的波動(dòng)、全態(tài)駐波比、總延時(shí)的誤差等因素，在設(shè)計(jì)中都要有所考慮。首先要優(yōu)化單個(gè)基本位，然后優(yōu)化每個(gè)基本位的集總參數(shù)電路，以獲得最佳拓?fù)浜图倕?shù)值。然后根據(jù)單個(gè)基比特的優(yōu)化結(jié)果，進(jìn)行多比特級(jí)聯(lián)優(yōu)化。當(dāng)考慮延遲附加幅度波動(dòng)和延遲平坦度指數(shù)時(shí)，每個(gè)基本延遲比特需要考慮其他基本比特的附加幅度波動(dòng)。通過互補(bǔ)設(shè)計(jì)使每個(gè)基本位延遲附加幅度波動(dòng)，可達(dá)到所有狀態(tài)延遲附加幅度波動(dòng)的目的。將每個(gè)基本延遲位優(yōu)化到最小駐波，可在隨后的完整單片實(shí)時(shí)延遲線優(yōu)化中使各位之間的相互影響盡可能小[7]。

對(duì)于6位NC實(shí)時(shí)延遲線，有64個(gè)狀態(tài)，128個(gè)輸入和輸出端口。根據(jù)真值表合并每個(gè)位并將每個(gè)位設(shè)置為不同的工作條件，所有延遲狀態(tài)都可以確定數(shù)百個(gè)優(yōu)化變量和目標(biāo)。設(shè)計(jì)時(shí)應(yīng)先針對(duì)每個(gè)簡(jiǎn)單的延遲位，然后根據(jù)級(jí)聯(lián)要求對(duì)電路進(jìn)行整體分析[8]。

4 延時(shí)線測(cè)試

對(duì)芯片進(jìn)行片內(nèi)微波測(cè)試與評(píng)估，觀察測(cè)量結(jié)果與電路設(shè)計(jì)預(yù)期的吻合程度。尤其需要關(guān)注多態(tài)延遲幅度波動(dòng)指數(shù)。通過電磁場(chǎng)仿真，精確設(shè)計(jì)微波傳輸每種狀態(tài)的延遲精度和回波損耗。

延遲電路的測(cè)試電路圖如圖3所示。

圖3 延時(shí)線測(cè)試電路圖

電路板通過SMA連接器和同軸電纜連接到測(cè)試設(shè)備。電阻和電容值與相關(guān)器測(cè)試板上的值一致。測(cè)試電路板實(shí)物圖片如圖4。延時(shí)線與芯片在測(cè)試中的實(shí)際連接情況如圖5。

圖4 延時(shí)線測(cè)試電路板

圖5 延時(shí)線測(cè)試芯片圖

當(dāng)輸入信號(hào)為8dBm時(shí)，測(cè)得的群延遲和相位如圖6所示。圖中上部分是群延遲測(cè)試結(jié)果；下部分是相位測(cè)試結(jié)果。由于相位的縱軸是從-1800到1800，此處折疊了波形。頻率范圍為0.5 GHz～3.5 GHz，在2.5GHz下延遲范圍為1ns～2ns，頻率為2.5 GHz以上已發(fā)生失真。發(fā)生失真主要是由于巴倫變壓器的插入損耗大于2.5GHz所致。使用網(wǎng)絡(luò)分析儀測(cè)量群延遲的結(jié)果與實(shí)際結(jié)果存在相位差，需要把相位從-180改為180。當(dāng)實(shí)際相位連續(xù)變化，網(wǎng)絡(luò)分析儀的相位會(huì)突然變化，也會(huì)帶來一定誤差，后期使用網(wǎng)絡(luò)分析儀差分計(jì)算可有一定改善[9]。與相關(guān)器測(cè)試電路板類似，由于元件和端口的重疊，輸出信號(hào)的衰減也很明顯。將0dBm 2GHz信號(hào)添加到輸入時(shí)，通過頻譜分析儀觀察到輸出信號(hào)的頻譜。在不平衡變壓器上，金屬布線和匹配網(wǎng)絡(luò)會(huì)導(dǎo)致大約20dB的總衰減，這對(duì)測(cè)試結(jié)果有很大的影響，難以準(zhǔn)確地測(cè)試增益的特定值。

圖6 延時(shí)線群延時(shí)測(cè)試結(jié)果

最后對(duì)設(shè)計(jì)結(jié)構(gòu)進(jìn)行時(shí)域測(cè)試[10]。圖7給出了示波器的時(shí)域測(cè)試結(jié)果。其輸入的信號(hào)功率是8 dBm，頻率是500MHz。根據(jù)波形，輸出的延遲為1.23ns。在使用時(shí)應(yīng)使相關(guān)的測(cè)試探頭直接連接到I/O已有端口，以便更改相應(yīng)的網(wǎng)絡(luò)。由實(shí)際測(cè)試可知，16級(jí)延時(shí)線的功耗為33.7mW。

圖7 延時(shí)線時(shí)域測(cè)試結(jié)果

5 結(jié)束語

基于對(duì)GaAs MMIC寬帶數(shù)控實(shí)時(shí)延遲線的工作原理的認(rèn)識(shí)與分析，設(shè)計(jì)一套配置方案，實(shí)現(xiàn)了將PHEMT控制器件實(shí)際運(yùn)用在寬帶延時(shí)線芯片當(dāng)中的技術(shù)初衷。通過版圖改進(jìn)設(shè)計(jì)，對(duì)延時(shí)拓?fù)浣Y(jié)構(gòu)進(jìn)行優(yōu)選，合理安排了級(jí)聯(lián)順序，為今后同類電路設(shè)計(jì)優(yōu)化提供了依據(jù)。設(shè)計(jì)最終實(shí)現(xiàn)的GaAsMMIC寬帶數(shù)控延時(shí)線模型，其芯片電路通過測(cè)試分析，展現(xiàn)了更好的回波損耗和更小的回波損耗插入損耗波動(dòng)，證明了GaAs MMICCNC實(shí)時(shí)延遲線芯片無論是在產(chǎn)品性能指標(biāo)上還是在制造工藝公差上，都已獲得令人滿意的結(jié)果。