寧靜， 王彥博， 陳丹妮， 許晟睿， 段小玲

(西安電子科技大學(xué) 微電子學(xué)院， 陜西 西安 710071)

0 引言

目前投入使用的5G通信基站均以半雙工的方式收發(fā)移動(dòng)信號，利用射頻開關(guān)完成收發(fā)動(dòng)作的切換[1-2]。5G信號的通信質(zhì)量取決于射頻開關(guān)芯片的承受功率和插入損耗，平均承受功率越大、插入損耗越低，信號質(zhì)量越高。早期基站所采用的射頻開關(guān)大多使用基于GaN工藝的pin結(jié)構(gòu)形式的芯片，最高可承受幾十伏的電壓，但這種芯片表面積較大,過于占用空間，采購成本高、性價(jià)比低。此外，其運(yùn)行所需電平值高于20 V，增加了系統(tǒng)的整體集成難度[3-5]。為此，本文提出并設(shè)計(jì)了一種基于體區(qū)自適應(yīng)偏置技術(shù)的5G基站射頻開關(guān)，通過體區(qū)自適應(yīng)偏置技術(shù)的開發(fā)取消了開關(guān)管體區(qū)的偏置電阻，引入并聯(lián)電容補(bǔ)償技術(shù)提高射頻開關(guān)的輸入功率并降低其插入損耗。目前該射頻開關(guān)已投入使用并在基站的信號穩(wěn)定和能耗止損方面發(fā)揮了較大的作用。

1 射頻開關(guān)總體設(shè)計(jì)

1.1 NMOSFET結(jié)構(gòu)

依據(jù)SOI CMOS射頻工藝的模式，NMOSFET的架構(gòu)由上到下分別為有源層、絕緣層與襯底層，其中，絕緣層用于阻止其它兩層產(chǎn)生電連接，基于SOI CMOS工藝的NMOSFET結(jié)構(gòu)，如圖1所示。

圖1 SOI NMOSFET結(jié)構(gòu)

電連接的縱向隔離通過SIO2實(shí)現(xiàn)，橫向隔離則可利用隔離槽、局部氧化、臺(tái)階刻蝕等方式實(shí)現(xiàn)，SIO2絕緣性能良好，各器件間發(fā)生耦合的概率很低，器件絕緣于襯底，杜絕了閂鎖效應(yīng)的發(fā)生。

在圖1所示的NMOSFET結(jié)構(gòu)下，由于SIO2絕緣層的存在，器件開始運(yùn)行時(shí)殘留的硅結(jié)構(gòu)形成了一個(gè)電浮空的環(huán)境并因此產(chǎn)生浮體效應(yīng)。在這種情況下漏擊穿電壓值變小，亞闕值區(qū)的電特性會(huì)偏離正常特性曲線，為此本文設(shè)計(jì)了一種T形柵形式的SOI NMOSFET結(jié)構(gòu)，以體接觸的方式清理堆積的空穴，從而消除了晶體管內(nèi)所產(chǎn)生的附體效應(yīng)，該結(jié)構(gòu)具體形式如圖2所示。

圖2 T形柵晶體管NMOSFET結(jié)構(gòu)

1.2 總體電路設(shè)計(jì)

5G基站是在半雙工模式下進(jìn)行信號收發(fā)的，收發(fā)動(dòng)作的切換依靠射頻開關(guān)實(shí)現(xiàn)，信號收發(fā)過程如圖3所示。

圖3 基站信號收發(fā)原理圖

射頻開關(guān)天線負(fù)責(zé)接收射頻信號，開關(guān)發(fā)射鏈路上的承受功率均值在15 W以上，因此芯片的功率承受能力是射頻開關(guān)的關(guān)鍵性能指標(biāo)之一。

為了實(shí)現(xiàn)性能優(yōu)化，本文射頻開關(guān)設(shè)計(jì)的結(jié)構(gòu)形式如圖4所示。

圖4 SOI射頻開關(guān)設(shè)計(jì)結(jié)構(gòu)圖

晶體管柵極的運(yùn)行電壓為±2.5 V，在電壓大幅擺動(dòng)的條件下實(shí)現(xiàn)了較低的損耗和較好的隔離效果。為了給芯片提供一個(gè)簡約的工作環(huán)境，芯片中集成了驅(qū)動(dòng)器、負(fù)壓生成電路和線性穩(wěn)壓器，通入3—5 V的運(yùn)行電壓進(jìn)行信號收發(fā)控制。

1.3 射頻電路設(shè)計(jì)

基于SOI工藝的MOS晶體管源所輸出的漏擊穿電壓值在3 V左右，在大功率的輸出環(huán)境中，為保證晶體管不會(huì)被擊穿破壞，可以采取多個(gè)晶體管分?jǐn)傠妷旱姆绞絹碓鰪?qiáng)射頻開關(guān)功率承載的能力。多晶體管SOI射頻開關(guān)的結(jié)構(gòu)形式如圖5所示。

圖5 多晶體管SOI射頻開關(guān)設(shè)計(jì)結(jié)構(gòu)圖

在射頻開關(guān)中以并聯(lián)的方式設(shè)置了30個(gè)并聯(lián)開關(guān)管，即P1—P30，同時(shí)設(shè)置了30個(gè)串聯(lián)開關(guān)管S1—S30。電路關(guān)斷時(shí)，電路分支中的并聯(lián)接地電路能夠保證電路的徹底隔離，同時(shí)，由于寄生電容的存在，插入損耗會(huì)有所升高。

對于5G通信基站，每個(gè)鏈路的信號最大收、發(fā)功率分別為0.5 W和15 W。系統(tǒng)工作過程中的電壓可通過下式進(jìn)行計(jì)算為式(1)、式(2)。

(1)

(2)

式中，Vpeak與Vmax分別代表平均功率對應(yīng)的最大電壓和失配條件下的最高耐受電壓。在實(shí)際運(yùn)行中系統(tǒng)失配時(shí)VSWR(電壓駐波比)值為5∶1，信號發(fā)射鏈路電壓最高值為74.5 V，接收鏈路電壓最高值為11.8 V。若單個(gè)晶體管分?jǐn)傠妷褐禐?.5 V，則可通過式(1)、式(2)推算出發(fā)射鏈路所需堆疊器件的數(shù)量為30個(gè)，接收電路為5個(gè)。

本文基于體區(qū)自偏置技術(shù)設(shè)計(jì)了射頻開關(guān)的電路。具體結(jié)構(gòu)如圖6所示。

(a) 傳統(tǒng)結(jié)構(gòu)

圖6中的RC代表柵串聯(lián)電阻;RS與RB則分別代表源漏并聯(lián)電阻和體區(qū)串聯(lián)電阻。在自偏置結(jié)構(gòu)下取消了偏置電阻進(jìn)行體區(qū)的偏置，PMOS晶體管通過二極管連接，而該晶體管又是開關(guān)管柵極和體區(qū)的連接器件。開關(guān)管接通時(shí)，MP2溝道的阻抗值相較于傳統(tǒng)結(jié)構(gòu)下的偏置電阻阻抗值要高出許多。因而能夠?qū)崿F(xiàn)體區(qū)和其余電路的隔離。

通過仿真實(shí)驗(yàn)獲得的傳統(tǒng)偏置結(jié)構(gòu)和體區(qū)自偏置結(jié)構(gòu)的插入損耗曲線,如圖7所示。

圖7 傳統(tǒng)結(jié)構(gòu)與自偏置結(jié)構(gòu)插入損耗對比圖

通過兩組曲線的對比結(jié)果可見，采用自偏置結(jié)構(gòu)能夠大幅減小開關(guān)管的導(dǎo)通電阻值，降低晶體管插入損耗。

增加發(fā)射鏈路串聯(lián)分電路中器件的柵寬度能夠進(jìn)一步降低插入損耗，同時(shí)，并聯(lián)分電路寄生電容對鏈路插入損耗和隔離性能的影響需要縮短發(fā)射鏈路并聯(lián)分電路的柵寬度。然而，寄生電容效應(yīng)的發(fā)生使得射頻開關(guān)關(guān)閉后的電壓震蕩幅度很難平均分配至所有的NMOS晶體管源漏。器件體積越小，數(shù)量越多，電壓的分配越不平均，級數(shù)靠前的晶體管分擔(dān)電壓的擺幅越大，級數(shù)靠后則對應(yīng)的分擔(dān)電壓擺幅越小，失配情況下的電壓擺幅波形,如圖8所示。

圖8 電壓失配波形仿真圖

在失配的情況下，增加串聯(lián)晶體管的個(gè)數(shù)或擴(kuò)大器件的體積都會(huì)引起芯片面積的增大，如果持續(xù)增加串聯(lián)晶體管數(shù)量會(huì)加劇失配的發(fā)生頻率，無益于射頻開關(guān)承受功率的提高。

射頻開關(guān)的芯片在通過天線接收大功率信號時(shí)，接收鏈路的分電路以及發(fā)射鏈路的并聯(lián)分電路在同時(shí)承擔(dān)高峰值電壓震蕩。為此本文通過為分電路級數(shù)考靠前的NMOS晶體管增加并聯(lián)寄生電容的方式對射頻開關(guān)進(jìn)行了改進(jìn)設(shè)計(jì)，且其電容值是逐級減小的。優(yōu)化后的結(jié)構(gòu)如圖9所示。

圖9 優(yōu)化后的射頻開關(guān)結(jié)構(gòu)設(shè)計(jì)圖

基于寄生參數(shù)獲得仿真計(jì)算結(jié)果，進(jìn)而重新選擇電容值C1—CM(M為并聯(lián)電容級數(shù))，以調(diào)整各級晶體管分擔(dān)的電壓震蕩。獲得并聯(lián)補(bǔ)償?shù)碾妷赫鹗幉ㄐ稳鐖D10所示。

圖10 優(yōu)化后電壓震蕩仿真波形

由上圖可見，每級晶體管的電壓震蕩幅度差值均小于0.1 V，射頻開關(guān)電路的功率承載能力大幅增強(qiáng)。

2 改進(jìn)設(shè)計(jì)測試及結(jié)果分析

經(jīng)過本文改進(jìn)設(shè)計(jì)后的射頻開關(guān)使用的是180 nm規(guī)格的SOI CMOS工藝芯片，該芯片外形尺寸為1.90 mm×0.98 mm。測試用PCB電路板，該板為4層羅杰斯4 350板材結(jié)構(gòu)，底層接地且整體材料為銅，用過燒結(jié)工藝與金屬盒體連接，以此保證大功率信號輸入測試條件下電路板的散熱性能良好。射頻線的連接方式為共地波導(dǎo)連接，其優(yōu)勢在于能夠大幅提高電路板收發(fā)信號過程中的隔離度，以獲取真實(shí)的隔離度測試結(jié)果。在電路板的關(guān)斷端口處安裝了50 Ω的電阻，以減少射頻信號在周圍環(huán)境中的反射。

射頻開關(guān)芯片的運(yùn)行電壓為3.3 V，運(yùn)行邏輯控制電壓為0—1.8 V，模擬電路的工作范圍均包含在亞闕值區(qū)內(nèi)，靜態(tài)條件下運(yùn)行電流值為90 μA。通電運(yùn)行后對各項(xiàng)指標(biāo)值進(jìn)行采集，其中收發(fā)端口的插入損耗數(shù)值曲線如圖11所示。

圖11 收發(fā)端口插入損耗

在3.5 GHz的信號收發(fā)頻率下，收發(fā)鏈路的插入損耗分別為0.43 dB和0.49 dB。

天線收發(fā)端口隔離度曲線如圖12所示。

圖12 天線收發(fā)端口隔離度

在3.5 GHz的信號收發(fā)頻率下，天線收發(fā)端口隔離度數(shù)值為38 dB。

開關(guān)切換所需時(shí)間如圖13所示。

圖13 天線收發(fā)端口隔離度

由圖13可見，本文所設(shè)計(jì)的射頻開關(guān)的開關(guān)切換耗時(shí)為1 μs。

在常溫環(huán)境下，射頻開關(guān)發(fā)射鏈路長時(shí)間穩(wěn)定運(yùn)行時(shí)功率最大耐受值超過43 dBm，在0.1 dB壓縮點(diǎn)發(fā)射功率的峰值為47 dBm；射頻開關(guān)接收鏈路長時(shí)間穩(wěn)定運(yùn)行時(shí)功率最大耐受值超過30 dBm，在0.1 dB壓縮點(diǎn)發(fā)射功率的峰值為31 dBm。

3 總結(jié)

本文針對傳統(tǒng)5G通信基站射頻開關(guān)所存在的芯片面積過大、性價(jià)比較低、不易集成于系統(tǒng)等問題，本文基于體區(qū)自適應(yīng)偏置技術(shù)設(shè)計(jì)了一種采用SOI CMOS工藝芯片的射頻開關(guān)。介紹了射頻開關(guān)的總體電路架構(gòu)，詳細(xì)闡述了射頻電路的設(shè)計(jì)過程，以體區(qū)自適應(yīng)技術(shù)的應(yīng)用取代了體區(qū)偏置電阻的設(shè)置，以并聯(lián)電容補(bǔ)償優(yōu)化方案提高了信號收發(fā)鏈路的功率承受能力，降低了收發(fā)端口的插入損耗，最后通過測試數(shù)據(jù)驗(yàn)證了所設(shè)計(jì)射頻開關(guān)的技術(shù)先進(jìn)性和實(shí)用性。本文的射頻開關(guān)優(yōu)化設(shè)計(jì)方案能夠?yàn)?G基站性能的提升與損耗的降低提供有價(jià)值的技術(shù)參考。