邱靖超劉新妹殷俊齡楊冰

一種基于FPGA的步進(jìn)電機(jī)控制系統(tǒng)的設(shè)計(jì)＊

邱靖超1，劉新妹1，2，殷俊齡1，楊冰1

（1.中北大學(xué)信息與通信工程學(xué)院，山西 太原 030051；2.中北大學(xué)電子測(cè)試技術(shù)國(guó)防科技重點(diǎn)實(shí)驗(yàn)室，山西 太原 030051）

基于FPGA技術(shù)設(shè)計(jì)了一種對(duì)步進(jìn)電機(jī)的控制系統(tǒng)，通過(guò)對(duì)三種加、減速算法的分析與研究，采用HDL（Hardware Description Language）硬件描述語(yǔ)言編寫了步進(jìn)電機(jī)運(yùn)動(dòng)控制程序，并且通過(guò)Modelsim軟件仿真驗(yàn)證了控制系統(tǒng)的可行性，最終實(shí)現(xiàn)了系統(tǒng)的軟硬件設(shè)計(jì)。結(jié)果表明本步進(jìn)電機(jī)控制系統(tǒng)能滿足課題需求，并可擴(kuò)展到實(shí)現(xiàn)多路步進(jìn)電機(jī)的閉環(huán)控制等方面。

FPGA；步進(jìn)電機(jī)；脈沖控制；梯形加減速算法

隨著數(shù)字電子技術(shù)的迅猛發(fā)展，步進(jìn)電機(jī)及其脈沖控制和高精度的特點(diǎn)已被廣泛應(yīng)用于運(yùn)動(dòng)控制系統(tǒng)，且要求也越來(lái)越高[1]。基于FPGA對(duì)步進(jìn)電機(jī)簡(jiǎn)單的控制包括電機(jī)的啟動(dòng)、運(yùn)行以及停止等動(dòng)作，也可進(jìn)行位置和速度的控制[2]。本設(shè)計(jì)就是基于FPGA的對(duì)電機(jī)的速度、位移、方向等做精確控制的系統(tǒng)設(shè)計(jì)。

步進(jìn)電機(jī)最常用的速度控制方法是運(yùn)用單片機(jī)產(chǎn)生控制信號(hào)[3]，實(shí)際工程應(yīng)用中，由于各種電機(jī)驅(qū)動(dòng)參數(shù)不同，就需要設(shè)計(jì)不同的驅(qū)動(dòng)器，而傳統(tǒng)的控制方法操作模式復(fù)雜，制作成本也較高[4]。步進(jìn)電機(jī)控制采用單片機(jī)和DSP芯片作為其核心，常以定時(shí)器的方式產(chǎn)生控制脈沖[5]，因此占用可觀的系統(tǒng)資源[6]，脈沖頻率更是為微控制器所限制。本設(shè)計(jì)基于FPGA（現(xiàn)場(chǎng)可編程門陣列）實(shí)現(xiàn)參數(shù)可配置的步進(jìn)電機(jī)驅(qū)動(dòng)控制系統(tǒng)，采用FPGA作主控芯片，為課題中實(shí)現(xiàn)對(duì)兩相混合式步進(jìn)電機(jī)的控制，充分發(fā)揮FPGA在編程、I/O資源豐富、計(jì)算速度快（并行）等方面的優(yōu)勢(shì)[7]。

1 步進(jìn)電機(jī)控制理論簡(jiǎn)介

1.1 步進(jìn)電機(jī)及工作原理

步進(jìn)電機(jī)是將電脈沖信號(hào)轉(zhuǎn)化為角位移或線位移的數(shù)字式開(kāi)環(huán)控制元件[8]，在進(jìn)行加減速時(shí)，通過(guò)控制單位時(shí)間內(nèi)輸出的脈沖數(shù)來(lái)改變其脈沖頻率[9]。脈沖信號(hào)的頻率和脈沖數(shù)能決定步進(jìn)電機(jī)的轉(zhuǎn)速和停止的位置。工作原理是利用電子電路，將直流電變?yōu)榉謺r(shí)供電的多相時(shí)序控制電流，用這種電流為步進(jìn)電機(jī)供電，步進(jìn)電機(jī)才能正常工作。步進(jìn)電機(jī)按結(jié)構(gòu)可以分為反應(yīng)式步進(jìn)電機(jī)、永磁式步進(jìn)電機(jī)、混合式步進(jìn)電機(jī)等，其中最廣泛使用的使兩相混合式步進(jìn)電機(jī)，其內(nèi)部結(jié)構(gòu)如圖1所示，主要由定子、定子繞組、轉(zhuǎn)子組成。

步進(jìn)電機(jī)的基本參數(shù)有空載啟動(dòng)頻率、步距角和精度?？蛰d啟動(dòng)頻率即步進(jìn)電機(jī)在空載情況下能夠正常啟動(dòng)的脈沖頻率，其中步距角表示控制系統(tǒng)每發(fā)一個(gè)步進(jìn)脈沖電機(jī)所轉(zhuǎn)到的角度，由以下公式確定[10]：

s=180°/r（1）

式（1）中：為定子相數(shù)；r為轉(zhuǎn)子齒數(shù)。

圖1 步進(jìn)電機(jī)內(nèi)部結(jié)構(gòu)（一相繞組）

本設(shè)計(jì)使用兩相混合時(shí)步進(jìn)電機(jī)的轉(zhuǎn)子齒數(shù)為50，該種步進(jìn)電機(jī)的基本步距角為1.8°。一般步進(jìn)電機(jī)的精度為步距角的3%～5%，且不累計(jì)。

1.2 加減速控制算法（曲線）及特性

在數(shù)控系統(tǒng)中按控制算法分類加、減速控制曲線主要有梯形曲線、指數(shù)曲線和S形曲線等三種[15]，其特性曲線如圖2所示。

圖2 三種加減速控制曲線圖

圖中曲線①所示梯形加減速控制曲線數(shù)學(xué)方程式為：

s（）=0+（2）

式（2）中：s（）為進(jìn)給脈沖頻率；0為加減速起始進(jìn)給脈沖頻率；為加速度。

如果設(shè)c為指令脈沖頻率，則當(dāng)s（）≠c時(shí)，系統(tǒng)可根據(jù)加速度進(jìn)行加速或減速控制。

梯形加減速控制特點(diǎn)為：在加減速起點(diǎn)和終點(diǎn)存在加速度突變，速度過(guò)渡不夠平滑，但由于算法簡(jiǎn)單，仍得到廣泛應(yīng)用。

圖中曲線②所示指數(shù)加減速控制曲線數(shù)學(xué)方程式為：

式（3）中：為加減速時(shí)間常數(shù)。

對(duì)于式（3），開(kāi)始加速時(shí)（=0），設(shè)起始進(jìn)給脈沖頻率0=0；當(dāng)→∞，將進(jìn)入勻速運(yùn)行階段；如果減速降頻開(kāi)始，設(shè)輸入指令脈沖頻率為0，則起始進(jìn)給脈沖頻率等于原指令脈沖頻率，即0=c。

指數(shù)型加減速控制特點(diǎn)為：指數(shù)型與梯形相比，平滑性好，運(yùn)動(dòng)精度高，但在加減速的起點(diǎn)仍然存在加速度突變且實(shí)現(xiàn)算法比較復(fù)雜，占用過(guò)多的CPU資源，對(duì)處理器平臺(tái)要求過(guò)高[16]。

S曲線加減速控制曲線。

如圖2所示，S曲線加減速控制特點(diǎn)為：以加速階段為例，S曲線加減速控制可劃分為加加速段（ab）、勻加速段（bc）和減加速段（cd）。S曲線法能保證加速度的變化是連續(xù)的，從而可避免柔性沖擊。但S曲線加減速控制要實(shí)現(xiàn)多階段和自動(dòng)加減速控制，參數(shù)調(diào)整不易，算法實(shí)現(xiàn)較為復(fù)雜，因此S曲線加減速控制多用軟件來(lái)實(shí)現(xiàn)。

2 基于FPGA的步進(jìn)電機(jī)控制器的設(shè)計(jì)

本設(shè)計(jì)的控制系統(tǒng)由FPGA、步進(jìn)電機(jī)驅(qū)動(dòng)模塊和步進(jìn)電機(jī)本體三部分構(gòu)成。

2.1 系統(tǒng)硬件設(shè)計(jì)

步進(jìn)電機(jī)控制系統(tǒng)結(jié)構(gòu)硬件框圖如圖3所示。FPGA選用Altera公司的CycloneⅣ系列的EP4CE6E22C8N芯片為核心，利用串口通信，把上位機(jī)的命令傳遞給FPGA，F(xiàn)PGA通過(guò)電機(jī)驅(qū)動(dòng)芯片A3977控制步進(jìn)電機(jī)。A3977是一種新型的專門用于雙極性步進(jìn)電機(jī)的微步進(jìn)電機(jī)驅(qū)動(dòng)集成電路，它主要的設(shè)計(jì)功能包括：自動(dòng)混合模式電流衰減控制，pwm電流控制，同步整流，低輸出阻抗的DMOS電源輸出，HOME輸出，休眠模式以及易實(shí)現(xiàn)的步進(jìn)和方向接口等。FPGA與A3977之間通過(guò)數(shù)字IO進(jìn)行步進(jìn)電機(jī)驅(qū)動(dòng)控制，A3977對(duì)電機(jī)的驅(qū)動(dòng)由其內(nèi)部的雙DMOS管組成H橋?qū)崿F(xiàn)，將12 V加載到電機(jī)上實(shí)現(xiàn)驅(qū)動(dòng)控制。

2.1.1 通信模塊

FPGA與上位機(jī)之間通過(guò)串口（UART）轉(zhuǎn)USB進(jìn)行通信，芯片采用PL2303將標(biāo)準(zhǔn)的UART協(xié)議轉(zhuǎn)換為USB協(xié)議，在計(jì)算機(jī)安裝驅(qū)動(dòng)后，便是一個(gè)虛擬串口實(shí)現(xiàn)UART的傳輸。UART的數(shù)據(jù)傳輸不需要時(shí)鐘，只要兩條信號(hào)線分別進(jìn)行數(shù)據(jù)收發(fā)。UART最終通過(guò)USB接口與計(jì)算機(jī)連接，建立起虛擬串口通信。

圖3 硬件設(shè)計(jì)框圖

2.1.2 驅(qū)動(dòng)模塊

驅(qū)動(dòng)器用于將FPGA發(fā)送的電脈沖信號(hào)轉(zhuǎn)換為角位移。本設(shè)計(jì)使用42BYGH34-04A型號(hào)電機(jī)，F(xiàn)PGA與A3977的數(shù)字IO接口的連接如圖4所示。

圖4 FPGA與A3977的數(shù)字IO接口圖

其中，STEP是驅(qū)動(dòng)步進(jìn)電機(jī)的脈沖信號(hào)。該信號(hào)的上升沿發(fā)起一個(gè)步進(jìn)動(dòng)作，即步進(jìn)電機(jī)“邁”一步。而步進(jìn)電機(jī)“邁”一步的步幅則由MS[1∶0]決定。DIR是步進(jìn)電機(jī)方向控制信號(hào)；EN是步進(jìn)電機(jī)工作使能信號(hào)，該信號(hào)拉低，STEP、DIR和MS[1∶0]信號(hào)的控制才有效。RESET是驅(qū)動(dòng)芯片A3977復(fù)位信號(hào)，低電平有效。正常工作時(shí)，該信號(hào)需要拉高。MS[1∶0]是步進(jìn)分辨率選擇，即“步幅”的設(shè)定。HOME是回響脈沖。對(duì)應(yīng)不同的步進(jìn)分辨率，HOME脈沖的周期數(shù)不同。例如，MS[1∶0]=2′b11時(shí)，每32個(gè)STEP產(chǎn)生一個(gè)響應(yīng)HOME脈沖。

2.2 系統(tǒng)軟件設(shè)計(jì)

本設(shè)計(jì)采用QuartusⅡ平臺(tái)，運(yùn)用Verilog語(yǔ)言自頂向下進(jìn)行FPGA程序設(shè)計(jì)；主要分為數(shù)據(jù)寄存器、指令控制器和電機(jī)啟動(dòng)三個(gè)模塊（模塊劃分及接口如圖5所示），人機(jī)交互界面采用labview軟件設(shè)計(jì)。從上位機(jī)發(fā)出的方向，步數(shù)等指令先傳給數(shù)據(jù)寄存器，當(dāng)外部驅(qū)動(dòng)指令發(fā)出后，由指令接收發(fā)送模塊將數(shù)據(jù)傳遞給電機(jī)驅(qū)動(dòng)模塊。模塊DRIVE接收到信號(hào)后，控制步進(jìn)電機(jī)的啟停、方向和轉(zhuǎn)速等。

2.2.1 步進(jìn)電機(jī)控制模塊

步進(jìn)電機(jī)控制模塊需要實(shí)現(xiàn)的功能主要有正反向、加減速、步數(shù)、啟動(dòng)和停止。雖然設(shè)定STEP處于不同的頻率，從而控制步進(jìn)電機(jī)的轉(zhuǎn)速，但步進(jìn)電機(jī)從停止到目標(biāo)頻率通常有一個(gè)加速過(guò)程，從目標(biāo)頻率到停止也有一個(gè)減速過(guò)程。步進(jìn)電機(jī)有一個(gè)啟動(dòng)頻率的概念，可以直接驅(qū)動(dòng)步進(jìn)電機(jī)從停止到低于啟動(dòng)頻率的某個(gè)頻率，不需要任何加速。因此，控制步進(jìn)電機(jī)從啟動(dòng)頻率（一般比啟動(dòng)頻率低一點(diǎn)）加速到目標(biāo)頻率，減速也是從目標(biāo)頻率減到啟動(dòng)頻率，然后步進(jìn)電機(jī)停止運(yùn)行。

圖5 軟件模塊和接口設(shè)計(jì)

首先判斷步進(jìn)電機(jī)驅(qū)動(dòng)的目標(biāo)頻率stepper_delay_tar-get與當(dāng)前頻率stepper_delay_current的值是否一致，若一致，則不作任何加速、減速操作，保持當(dāng)前速度運(yùn)行；若目標(biāo)頻率高于當(dāng)前頻率，則執(zhí)行加速；若目標(biāo)頻率低于當(dāng)前頻率，則執(zhí)行減速。

在加速或減速控制開(kāi)啟狀態(tài)下，分頻計(jì)數(shù)邏輯每10 ms產(chǎn)生一個(gè)高脈沖，用于切換當(dāng)前的速度。這個(gè)10 ms的定時(shí)值可以根據(jù)實(shí)際電機(jī)驅(qū)動(dòng)情況調(diào)整，對(duì)于勻速加速而言，步進(jìn)電機(jī)從啟動(dòng)頻率到目標(biāo)頻率需要經(jīng)過(guò)個(gè)中間頻率（的值越大，步進(jìn)電機(jī)運(yùn)轉(zhuǎn)得越穩(wěn)定，越不容易堵轉(zhuǎn)或失步）。而定時(shí)10 ms，就是要保證步進(jìn)電機(jī)在每個(gè)中間頻率都停留10 ms。在電機(jī)穩(wěn)定的加速或減速運(yùn)轉(zhuǎn)與耗費(fèi)的時(shí)間之間尋求一個(gè)平衡。每10 ms，步進(jìn)電機(jī)的速度都會(huì)加速或減速固定的頻率值，本設(shè)計(jì)中設(shè)定為“100”，例如，從500 Hz 加速到5 000 Hz，依次經(jīng)過(guò)的頻率點(diǎn)為500 Hz、600 Hz、700 Hz……4 900 Hz、5 000 Hz。當(dāng)加速或減速到目標(biāo)頻率時(shí)，加速和減速控制結(jié)束。

2.2.2 通信模塊

本模塊功能是接收從PC機(jī)向FPGA控制模塊發(fā)送的步進(jìn)電機(jī)控制信號(hào)，由3個(gè)功能模塊組成，分別是波特率模塊speed_setting.v，實(shí)現(xiàn)串口波特率的控制；接收模塊my_uart_rx.v，該模塊通過(guò)解析uart_rx信號(hào)獲得串口數(shù)據(jù)字節(jié)；發(fā)送模塊my_uart_tx.v，該模塊將從上位機(jī)接收到的數(shù)據(jù)發(fā)送出去。

3 實(shí)驗(yàn)仿真與驗(yàn)證

本文采用勇敢的芯SF-CY4開(kāi)發(fā)板進(jìn)行仿真與實(shí)驗(yàn)驗(yàn)證，F(xiàn)PGA型號(hào)為EP4CE6E22C8N，系統(tǒng)時(shí)鐘為50 MHz，周期為20 ns，驅(qū)動(dòng)板芯片為allegro公司的A3977，供電電壓為12 V。軟件平臺(tái)為QuartusⅡ13.1，使用Quartus自帶的仿真軟件Model-sim對(duì)FPGA的輸出波形進(jìn)行功能仿真，由以下幾步完成。

3.1 編寫testbench仿真測(cè)試.v文件

為了驗(yàn)證以上邏輯設(shè)計(jì)是否成功，在下載到開(kāi)發(fā)板觀察現(xiàn)象之前通過(guò)編寫激勵(lì)文件，并將其保存到工程對(duì)應(yīng)的testbench文件夾下。

3.2 運(yùn)行仿真

設(shè)置好仿真腳本后，選擇Tools→Run Simulation Tool→RTL Simulation進(jìn)行功能仿真，如圖6所示。

圖6 開(kāi)啟功能仿真

3.3 仿真結(jié)果與分析

設(shè)定步進(jìn)電機(jī)的起步頻率為500 Hz，目標(biāo)頻率為5 000 Hz，仿真運(yùn)行，在ModelSim圖中rst_n為復(fù)位信號(hào)；stepper_work_en信號(hào)是步進(jìn)電機(jī)的使能信號(hào)；stepper_delay_ current和stepper_delay_target分別為步進(jìn)電機(jī)驅(qū)動(dòng)脈沖的當(dāng)前頻率和目標(biāo)頻率；stepper_motor_clk信號(hào)是步進(jìn)電機(jī)的前進(jìn)脈沖。當(dāng)復(fù)位信號(hào)rst_n為高電平且stepper_work_en信號(hào)也為高電平時(shí)，步進(jìn)電機(jī)進(jìn)入運(yùn)行狀態(tài)，圖中rst_n和tepper_work_en信號(hào)都為1，stepper_motor_clk信號(hào)的一個(gè)上升沿就引起電機(jī)一個(gè)步距角的轉(zhuǎn)動(dòng)。前仿真波形如圖7所示。

圖7 前仿真波形

程序中設(shè)置的脈沖數(shù)為1 215，分頻系數(shù)為45，在Model-sim中仿真的結(jié)果如圖8所示。

圖8 加速過(guò)程分頻

因時(shí)間間隔相等，都為100 Hz（10 ms），從500 Hz加速到5 000 Hz，一共有45個(gè)速度等級(jí)，因此分頻數(shù)是45；頻率為500 Hz時(shí)脈沖數(shù)為5（500/100 Hz），脈沖為600 Hz時(shí)脈沖數(shù)為6（600/100 Hz），以此類推，當(dāng)頻率增加到4 900 Hz時(shí)，脈沖數(shù)為49，總的脈沖數(shù)為5+6+7+…+49=1 215。

加速階段中，脈沖頻率每隔100 Hz增大一次，每個(gè)頻率的保持時(shí)間為10 ms，因?yàn)槊總€(gè)單位時(shí)間內(nèi)增加的脈沖頻率也為100 Hz，所以脈沖數(shù)加1，即對(duì)應(yīng)圖中左邊部分脈沖數(shù)為6，右邊部分脈沖數(shù)為7。加速脈沖波形如圖9所示。

勻速階段中，當(dāng)脈沖頻率增加到了5 000 Hz時(shí)，脈沖寬度一定，頻率不變，單位時(shí)間內(nèi)的脈沖個(gè)數(shù)不再發(fā)生變化，每100 Hz的時(shí)間里脈沖個(gè)數(shù)為50。

圖9 加速脈沖波形

勻速脈沖波形如圖10所示。

圖10 勻速脈沖波形

減速階段中，脈沖頻率每隔100 Hz降低一次，每個(gè)頻率的保持時(shí)間為10 ms，因?yàn)槊總€(gè)單位時(shí)間內(nèi)減小的脈沖頻率也為100 Hz，故脈沖數(shù)減1，即對(duì)應(yīng)圖中左邊部分脈沖數(shù)為9，右邊部分脈沖數(shù)為8。減速脈沖波形如圖11所示。

圖11 減速脈沖波形

為了更為直觀地觀察輸出波形的變化，通過(guò)把輸出數(shù)據(jù)格式改為模擬的自動(dòng)模式，即可看到FPGA輸出的脈沖波形為梯形，如圖12所示。

圖12 梯形加減速仿真波形

4 結(jié)論

在加速階段步進(jìn)電機(jī)驅(qū)動(dòng)當(dāng)前的脈沖信號(hào)stepper_ delay_current頻率逐漸增大，在勻速階段維持不變，減速階段逐漸減小。其中，每隔一定的時(shí)間，脈沖頻率增大一次，每次增加100 Hz。一個(gè)脈沖步進(jìn)電機(jī)產(chǎn)生固定的位移，在加、減速階段由于頻率的變化，步進(jìn)電機(jī)的轉(zhuǎn)速也會(huì)變化，單位時(shí)間內(nèi)的位移會(huì)發(fā)生變化，并且可看出整體設(shè)計(jì)符合預(yù)期。通過(guò)以上對(duì)仿真波形的分析，脈沖頻率的大小按照勻加速—?jiǎng)蛩佟獎(jiǎng)驕p速這一規(guī)律變化，整個(gè)輸出波形為一個(gè)等腰梯形，即步進(jìn)電機(jī)的轉(zhuǎn)速也按照這一形式變化，仿真結(jié)果與本設(shè)計(jì)相符，基于FPGA實(shí)現(xiàn)了步進(jìn)電機(jī)的梯形加減速控制。

5 結(jié)語(yǔ)

本文針對(duì)步進(jìn)電機(jī)控制系統(tǒng)的要求，采用FPGA設(shè)計(jì)了各個(gè)功能模塊，并采用Verilog語(yǔ)言編程，進(jìn)行了功能仿真和時(shí)序仿真。結(jié)果表明，各個(gè)功能模塊邏輯清晰、合理，系統(tǒng)穩(wěn)定性良好，各項(xiàng)指標(biāo)符合設(shè)定要求。利用FPGA并行控制的特點(diǎn)，在本設(shè)計(jì)上的基礎(chǔ)上可以實(shí)現(xiàn)多路步進(jìn)電機(jī)的閉環(huán)控制，具有可移植性高、適用性廣的特性。

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TN79

A

10.15913/j.cnki.kjycx.2021.08.004

2095－6835（2021）08－0011－04

山西省科技廳重點(diǎn)研發(fā)項(xiàng)目（編號(hào)：201903D121058）資助

邱靖超（1992—），男，工學(xué)碩士生，主要研究方向?yàn)殡娮訙y(cè)試技術(shù)、FPGA與嵌入式系統(tǒng)開(kāi)發(fā)等。

〔編輯：張思楠〕