摘要：在集成電路設(shè)計(jì)過(guò)程中，半導(dǎo)體芯片需要逐步減少晶體管的體積來(lái)維持更高的集成度。特別是在電路制造技術(shù)飛速發(fā)展的今天，廠家對(duì)電路的要求也不斷提高，這就要求集成電路能夠以足夠小的體積承載更多的元件。本文分析了半導(dǎo)體晶體工藝節(jié)點(diǎn)的演變，介紹了晶體管的發(fā)展過(guò)程。

關(guān)鍵詞：半導(dǎo)體晶體;工藝節(jié)點(diǎn);演化路徑

1引言

集成電路制造業(yè)發(fā)展迅速，并根據(jù)摩爾定律，廠家研制出集成度較高的半導(dǎo)體芯片供其使用。在設(shè)備快速更新?lián)Q代的時(shí)代，半導(dǎo)體芯片的技術(shù)節(jié)點(diǎn)演變速度也加快了，為半導(dǎo)體芯片的生產(chǎn)提供了更先進(jìn)的技術(shù)手段。

2根據(jù)摩爾定律形成技術(shù)單元

1958 年，德州儀器工程師 Jack Kilby 創(chuàng)造了世界上第一條集成電路，1962 年德州儀器建成了世界上第一條商用集成電路生產(chǎn)線。此后，在市場(chǎng)需求的推動(dòng)下，集成電路成長(zhǎng)為一個(gè)龐大的產(chǎn)業(yè)，從小型集成電路（SSI）到中型集成電路（MSI），再到大規(guī)模集成電路（LSI），再到現(xiàn)代超高功率集成電路。大規(guī)模集成電路（VLSI）。集成度被認(rèn)為是描述集成電路技術(shù)先進(jìn)程度的重要指標(biāo)。通常用晶體管的數(shù)量來(lái)表示集成度，一個(gè)芯片包含的晶體管越多，功能越強(qiáng)。因此，集成電路的規(guī)模反映了集成電路的先進(jìn)水平。集成度的提高不僅意味著一個(gè)晶體管的尺寸減小，還意味著應(yīng)用更先進(jìn)的制造工藝，因?yàn)橛幸粋€(gè)晶體管的尺寸和制造工藝的區(qū)別，集成電路是一個(gè)不斷縮小晶體管的過(guò)程。1990年代的大規(guī)模集成電路被迫使用微米級(jí)技術(shù)。當(dāng)?shù)谝淮蝿?chuàng)建這種設(shè)計(jì)時(shí)，使用5 和 3 微米的標(biāo)準(zhǔn)單元庫(kù) ，這也是當(dāng)時(shí)的主要工藝（晶圓的尺寸為 3 和 4 英寸）。歷時(shí)20年，如今已進(jìn)化為納米級(jí)工藝。中芯國(guó)際于2016年開(kāi)始量產(chǎn)的 28nm 工藝比 3 微米工藝小 100 多倍。2019年12月24日，龍芯3A4000/3B4000在北京發(fā)布，使用與上一代產(chǎn)品相同的28nm工藝，通過(guò)設(shè)計(jì)優(yōu)化，實(shí)現(xiàn)了性能的成倍提升。龍芯堅(jiān)持自主研發(fā)，芯片中的所有功能模塊，包括CPU核心等在內(nèi)的所有源代碼均實(shí)現(xiàn)自主設(shè)計(jì)，所有定制模塊也均為自主研發(fā)。2020年3月3日，360公司與龍芯中科技術(shù)有限公司聯(lián)合宣布，雙方將加深多維度合作，在芯片應(yīng)用和網(wǎng)絡(luò)安全開(kāi)發(fā)等領(lǐng)域進(jìn)行研發(fā)創(chuàng)新，并展開(kāi)多方面技術(shù)與市場(chǎng)合作。2021年4月龍芯自主指令系統(tǒng)架構(gòu)（Loongson Architecture，以下簡(jiǎn)稱龍芯架構(gòu)或LoongArch）的基礎(chǔ)架構(gòu)通過(guò)國(guó)內(nèi)第三方知名知識(shí)產(chǎn)權(quán)評(píng)估機(jī)構(gòu)的評(píng)估。龍芯為了開(kāi)發(fā)這些工藝，投入了更多的資金。因?yàn)楦〉某叽缫馕吨鴮?duì)設(shè)計(jì)和制造設(shè)備以及芯片材料提出了更嚴(yán)格的要求。芯片企業(yè)要攻克技術(shù)門(mén)檻，需要投入數(shù)億、數(shù)十億美元的研發(fā)資金。我不知道有多少世界一流的科學(xué)家和工程師參與了這個(gè)極其昂貴的微電路小型化項(xiàng)目。那么5微米、3微米、90納米、28納米、14納米、10納米、7納米、5納米等的“節(jié)點(diǎn)”是如何形成的呢？我們可以說(shuō)這是一個(gè)衡量摩爾定律實(shí)施進(jìn)展的指標(biāo)。摩爾定律指出，半導(dǎo)體微電路每一年半年（后來(lái)改為兩年），其集成度翻倍，伴隨著生產(chǎn)力的提高和成本的降低。如何描述這種集成水平？這是進(jìn)程的術(shù)語(yǔ)“節(jié)點(diǎn)”，即進(jìn)程節(jié)點(diǎn)的值越高越小，芯片集成度越高。這些值也被用于《國(guó)際半導(dǎo)體技術(shù)藍(lán)圖（ITRS）》中，以分離半導(dǎo)體工藝的步驟（也稱為ITRS）或描述芯片的改進(jìn)性質(zhì)。這需要在這里解釋值表示什么大小。

例如28nm工藝，其中28nm是指晶體管柵極的最小線寬（gate width）。在實(shí)際設(shè)計(jì)中，除了柵極之外，其他尺寸通常都大于工藝組裝的尺寸，例如晶體管之間的金屬連接的寬度和有源區(qū)的寬度。在與非門(mén)和或非門(mén)電路中，白色是襯底層，紅色是多晶硅層，藍(lán)色是金屬層。其中，只有紅色多晶硅柵的最小線寬可以達(dá)到28nm，其他尺寸都超過(guò)28nm。每層的最小線寬取決于設(shè)計(jì)規(guī)則。為什么使用柵極線寬而不是不同的線寬來(lái)表征工藝節(jié)點(diǎn)？這是因?yàn)殚T(mén)寬通常是整個(gè)項(xiàng)目中最重要的參數(shù)。在CMOS電路中，MOSFET的主要功能是通過(guò)柵極控制源漏之間的電流。這個(gè)電流受很多因素的影響，例如晶體管的遷移率、絕緣層的電容以及各種效應(yīng)。它們都與半導(dǎo)體工藝有關(guān)，工藝建立后很難重新設(shè)計(jì)。一般來(lái)說(shuō)，唯一可以設(shè)計(jì)的參數(shù)是寬長(zhǎng)比，也就是晶體管的柵極長(zhǎng)寬比（長(zhǎng)溝道的器件可以直接近似，短溝道的器件可以直接近似）必須修改）。即在相同電壓下，柵極越寬，溝道越長(zhǎng)，源漏電流越低。因此，在設(shè)計(jì)中，溝道越短，晶體管尺寸越小，單位面積可以存儲(chǔ)的晶體管越多，芯片集成度越高;換句話說(shuō)，晶體面積越小。芯片的價(jià)格更便宜。當(dāng)然，這是因?yàn)橹豢紤]了生產(chǎn)成本，沒(méi)有考慮NRE費(fèi)用。NVIDIA GTX2080（16nm工藝）與GTX3080（8nm工藝）對(duì)比，雖然Geforce GTX3080的晶體管比GTX2080多，但芯片面積只有后者的一半多一點(diǎn)。從 16 nm 工藝技術(shù)演變而來(lái)。優(yōu)勢(shì)高達(dá)8nm。唯一的例外是 DRAM 電路。在 DRAM 存儲(chǔ)單元中，此元素大小不是指柵極寬度，而是指最小允許金屬間距的一半。簡(jiǎn)而言之，它描述了該過(guò)程中加工的尺寸精度。這不一定是指半導(dǎo)體器件中特定結(jié)構(gòu)元件的尺寸，而是可以反映加工精度的某種尺寸的平均值。這最直觀地反映了集成電路可以通過(guò)微電子制造工藝的加工制造實(shí)現(xiàn)更大的集成密度。

3技術(shù)節(jié)點(diǎn)的進(jìn)步可以進(jìn)一步降低能耗

技術(shù)單元的發(fā)展也導(dǎo)致了能源消耗的理論上的減少。因?yàn)榭s小晶體管可以降低一個(gè)晶體管的功耗，按照比例縮小規(guī)則，柵極電壓（Vds）會(huì)降低，降低柵極電壓會(huì)降低整個(gè)芯片的電源電壓，從而降低功耗。但從物理原理來(lái)看，單位管芯面積的功耗并不會(huì)隨著技術(shù)節(jié)點(diǎn)的進(jìn)步而降低。因此，這已成為減少晶體管數(shù)量的主要障礙。事實(shí)上，芯片的功耗會(huì)隨著集成度的增加而增加。 2000年前后，人們預(yù)測(cè)，根據(jù)發(fā)展起來(lái)的摩爾定律（晶體管），如果沒(méi)有技術(shù)進(jìn)步，10多年后其功率密度可以達(dá)到火箭發(fā)動(dòng)機(jī)的水平，這樣的芯片不起作用。即使沒(méi)有達(dá)到這個(gè)水平，過(guò)高的溫度也會(huì)影響晶體管的工作。事實(shí)上，業(yè)界并沒(méi)有找到徹底解決晶體管功耗問(wèn)題的方案。目前的做法是一方面降低電壓（功耗與電壓的平方成正比），另一方面不再以時(shí)鐘速度為目標(biāo)。因此，2005年以后，CPU頻率將不再增加，性能提升主要依賴于多核架構(gòu)。這被稱為“功耗墻”。 “功耗墻”的存在，使得晶體管數(shù)量的減少不再是隨意的。

03半導(dǎo)體制造對(duì)技術(shù)節(jié)點(diǎn)的影響

在微米時(shí)代，技術(shù)節(jié)點(diǎn)可以被視為等同于晶體管的柵極寬度（溝道長(zhǎng)度）。工藝單元數(shù)越小，溝道長(zhǎng)度和晶體管尺寸越小。但在22nm節(jié)點(diǎn)之后，情況發(fā)生了變化。晶體管的實(shí)際尺寸或?qū)嶋H溝道長(zhǎng)度不一定等于該節(jié)點(diǎn)。例如，Intel 的 14nm 工藝晶體管的通道長(zhǎng)度為 20nm。為什么它以硅原子開(kāi)頭。硅原子的直徑在納米量級(jí)，硅原子的半徑為110皮米，直徑分別為0.11納米和0.22納米。如果晶體管的溝道減小到 10 nm，這意味著大約 45 個(gè)硅原子位于一起（不包括原子之間的距離）。目前，根據(jù)經(jīng)典物理理論的現(xiàn)有晶體管模型已不再適用。用經(jīng)典電流理論計(jì)算電子的傳輸時(shí)，在確定了電子的分布后，不管它的量子效應(yīng)如何，它仍然被認(rèn)為是一個(gè)粒子。這是不必要的，因?yàn)樗某叽绾艽?。但它越小，必須考慮的物理效應(yīng)就越復(fù)雜。其次，一種叫做“短溝道效應(yīng)”的現(xiàn)象也會(huì)影響晶體管的性能。 “短溝道效應(yīng)”造成的直接損害是柵極電壓不能有效地關(guān)斷晶體管，導(dǎo)致漏電流和高損耗。這部分漏電流不容小覷，“短溝道效應(yīng)”造成的這部分漏電流所造成的能耗可以達(dá)到總能耗的一半。生產(chǎn)工藝的另一個(gè)限制是由生產(chǎn)設(shè)備引起的，特別是光刻機(jī)分辨率的限制。光刻機(jī)的分辨率取決于光源。光源的聚焦能力越好，分辨率越高，可以切割的線條越細(xì)。

參考文獻(xiàn)：

[1]王巍. IBM公司7nm半導(dǎo)體工藝節(jié)點(diǎn)取得跨越式突破[J]. 軍民兩用技術(shù)與產(chǎn)品， 2015（15）：23-23.

[2]彭充. 半導(dǎo)體晶體材料放電加工工藝探究[J]. 數(shù)字通信世界， 2015， 000（007）：164，189.

[3]李振興. 半導(dǎo)體晶體線鋸切割工藝研究[J]. 紅外， 2019， v.40（11）：31-36.

[4]劉文杰. Ⅰ-Ⅲ-Ⅵ族半導(dǎo)體晶體結(jié)構(gòu)和物性演化的研究[D]. 中國(guó)礦業(yè)大學(xué)， 2020.

個(gè)人簡(jiǎn)介：李兆營(yíng)1989.02 男 山東省菏澤市 漢 碩士研究生 中國(guó)地質(zhì)大學(xué)（武漢） 工程師 安徽光智科技有限公司 研究方向：半導(dǎo)體工藝研發(fā)生產(chǎn)