柴 俊，張必龍

(中國船舶重工集團公司第七二三研究所，江蘇 揚州 225101)

0 引 言

現代電子系統對射頻信號提出了高穩(wěn)定、高精確度等性能要求。為了使射頻信號達到這些性能，我們必須對頻率合成技術進行深入的研究。這樣才能研制出高穩(wěn)定、高頻率穩(wěn)定度、高頻譜純度、快速捷變的頻率合成器。同時由于接收系統要求，對本振信號也同樣提出了這些要求。我們在設計頻率合成器的時候需要兼顧考慮本振信號以及激勵信號之間的關系。

由于頻帶寬、波束窄以及多普勒頻移較大等，毫米波信號受到越來越廣泛的關注。本文介紹了一種Ka頻段的捷變頻、低雜散、低相噪的頻率合成器的設計方案。該合成器采用直接數字式頻率合成技術與模擬直接式相結合的方案，取得了較滿意的效果。

1 頻率合成器的設計

某毫米波頻率合成器要求輸出全相參的Ka波段第一本振f1,第二本振f2以及激勵信號f3等信號，且能實現頻率捷變、低雜散等要求。

1.1 方案選擇

頻率合成技術主要有以下3種：直接模擬合成式，間接合成式、直接數字合成式[1]。直接模擬合成技術的的主要優(yōu)點是頻率切換快、相位噪聲低，但是由于雜散的要求，往往設備量較大、成本高、體積大以及功耗較大。間接合成技術具有成本低、切換頻率方便等優(yōu)點，缺點是切換時間比較長。直接數字合成技術的優(yōu)勢是分辨率高、頻率切換速度快，缺點是輸出頻率低[2]。因此現代頻率合成技術往往將上述3種合成技術混合利用，吸取各種合成技術的優(yōu)點，避開其缺點。結合以上合成技術的優(yōu)缺點，本文提出了基于直接數字合成(DDS)+直接模擬合成(DAS)混合頻率合成的方案。

該方案中射頻電路分為以下3個部分：基準源電路、f1產生電路、f3產生電路、激勵波形產生電路(兼顧頻率合成器的控制)。

基準源電路：基準源電路主要是利用高精度、高穩(wěn)定、低相位噪聲的晶體振蕩器作為基準信號，通過鎖相或者倍頻的方式產生其他各部分電路所需要的單一頻率信號，同時還產生f2信號，f2信號輸出2路信號，一路作為接收機的第二本振信號，一路作為f3產生電路中的本振信號。

f1產生電路：DDS1輸出帶寬為360～600 MHz的低雜散中頻信號，經過第1次混頻，輸出帶寬為1.2 GHz的低雜散射頻信號，濾波放大后再次上混頻至Ka波段；通過開關濾波器組進行濾波并放大，同時將帶寬拓展到2 GHz以上，并功分2路，一路信號作為系統需要的f1，另一路作為f3產生電路的本振信號。

激勵波形產生電路：DDS2模塊采用DDS芯片，根據整機命令產生各種需要的激勵波形信號，其中心頻率與系統所需要的中頻頻率相同。根據系統需求，輸出波形包括單脈沖信號、線性調頻信號等。

f3產生電路：DDS2輸出的激勵波形信號，先和f2信號混頻，后再與f1混頻，每一級混頻后都有濾波放大電路，以保證輸出信號的頻譜純度。

該頻率源的設計難度:滿足1 μs以內的寬帶捷變頻以及超低雜散之間的協調。

1.2 主要技術分析

1.2.1 低雜散直接數字合成(DDS)技術

DDS主要由相位累加器、查表(相位幅度轉換)、數模轉換器(DAC)以及低通濾波器組成，在同一個時鐘作用下，相位累加器完成相位的疊加，查表完成相位到幅度的轉換，DAC完成數字信號到模擬信號的轉換，低通濾波器完成信號的提純[3]。如果需要實現線性調頻信號，往往還需要在相位累加器之前增加頻率累加器。需要實現相位編碼信號，需要在相位累加器后端增加1個加法器，使得輸出信號在規(guī)定的時間內偏移1個固定的相位。圖1是1個完整的DDS芯片的主要結構拓撲圖，可以實現線性調頻、相位編碼等多種形式的波形。

圖1 數字頻率合成器技術

采用改進的數字技術后，DDS具有以下特點：

(1) 極高的頻率分辨率；DDS輸出頻率為：

(1)

式中：f0為輸出信號頻率；Wf為頻率控制字；fclk為輸入時鐘頻率；N為相位累加器的位數。

頻率控制字是介于0和(2N-1)之間的整數。當Wf=1時，輸出頻率就是DDS的最小步進。一般情況下，步進小于1 Hz，幾乎可以實現任意步進的需求。

(2) 相對帶寬比較寬，但是實際頻率較低。根據奈奎斯特采樣定理的限制，一般情況下DDS輸出頻率范圍為DC～40%×fclk。如果有低雜散的需要，能夠使用的帶寬更低。

(3) 頻率切換快,一般在100 ns左右。

(4) 靈活的調制性能，只要對相應的控制字進行設置，就可以輸出調頻或者相位編碼的波形。

這些特點決定了DDS在電子系統頻率合成器中具有特殊的地位。一般情況下往往需要使用2個DDS，其中一個作為激勵波形發(fā)生器，另一個作為本振頻率細步進產生單元，使得系統在工作時，可以靈活設置工作頻率。

由于DDS的數字結構帶來的信號帶內雜散也制約頻率合成器輸出信號的雜散性能。其雜散主要來源有：相位截斷誤差、幅度量化誤差以及數模轉換器轉換的非線性誤差。一般來說，DAC轉換的非線性引起的雜散與相位截斷誤差以及幅度量化誤差相比，是最嚴重的。但是其雜散一般遵循與fCLK/2產生混疊的規(guī)律，而且主要落在0～fCLK/2的奈奎斯特頻帶內[4]。因此現在選取DDS輸出頻率范圍時可以參照混疊的規(guī)律，使得輸出信號的雜散盡量低，而且需要使用實物測試來驗證計算結果。本文中DDS選取ADI公司的AD9914芯片，該芯片內部集成了12 bit DAC,具有自動線性和非線性頻率掃描，可以實現初始相位調諧。時鐘頻率高達3.5 GHz,寬帶無雜散動態(tài)范圍達到-50 dBc等特點。在DDS1中選取輸出頻率范圍是360 MHz～600 MHz，在DDS2中輸出頻率范圍是60 MHz±10 MHz,這2段的近端以及帶內雜散可以達到-76 dBc以下，遠端的雜散可以通過帶通濾波器濾除。

1.2.2 帶寬拓展

雖然DDS輸出相對帶寬較寬，但是其絕對帶寬還是比較窄，需要進行帶寬的拓展以實現寬帶性能指標。常用的帶寬拓展方案有2種：

(1) 倍頻拓展方案，如圖2所示。直接對DDS輸出信號進行倍頻，電路結構雖然簡單，但是由于信號通過倍頻器后諧波分量較多，能夠實現的信號帶寬也不能很寬。如果需要實現寬帶信號，則倍頻后的濾波器實現較為困難，甚至需要分段濾波，才能保證倍頻后的雜散滿足系統需求。而且會引起雜散與相位噪聲的惡化，步進也會變寬。

理想倍頻器的相位噪聲的惡化量可表示為20lgN，其中N為倍頻系數，且雜散惡化程度與此一致。

圖2 倍頻擴展方案

圖3 毫米波頻率源設計原理圖

L(f)=10lg(Sφ1(f)+Sφ2(f))

(2)

本頻率合成器對雜散指標要求較高，如果采用直接倍頻，會引起雜散和相位噪聲的惡化，無法達到指標要求。在本方案中，對于DDS輸出信號，第1次變頻時選取5個本振頻率進行混頻，混頻后通過開關濾波器組實現第1次頻率拓展，帶寬達到1.2 GHz。在二次變頻時，選取2個本振頻率進行混頻，將帶寬擴展至2 GHz，同時信號上變頻至Ka波段。

1.2.3 捷變頻設計

影響頻率合成器頻率變換時間主要有以下幾個因素：現場可編程門陣列(FPGA)的解算、DDS信號的延時、開關濾波器組中濾波器的延時以及開關切換速度、各本振頻率的切換延時等。

開關濾波器組的原理框圖如圖4所示，其延時的主要原因是開關的切換速度和濾波器的延時。現在微波開關的延時，一般在50 ns以內，且與DDS延時是同時進行的，只有信號通過濾波器延時會疊加在總延時中。本方案設計的帶通濾波器延時都在10 ns以內。

圖4 開關濾波器組原理框圖

為了達到快速切換的目的，本方案所選取的本振信號也全部是快速切換的。本振信號的選取是通過多個單頻點的鎖相環(huán)加射頻開關的形式實現。在頻率合成器加電初始，各鎖相環(huán)全部工作在其需要的頻率上，因此各混頻器的本振頻率切換時間全部受限于射頻開關。

綜上，本頻率合成器的頻率切換時間參照圖5進行計算：FPGA的結算時間約80 ns，DDS信號的延時約130 ns，開關濾波器組中濾波器延時小于10 ns，最大延時可控制在250 ns以內。

圖5 頻率切換時間圖

2 頻率合成器主要指標設計以及測試驗證

本方案通過2次混頻的方法來擴展射頻帶寬，其輸出雜散、鏡像信號、本振泄露等與輸出頻段存在重疊，嚴重影響輸出信號的雜散指標，需采用開關濾波器組對信號分段濾波。在設計過程當中進行了大量仿真計算，由于篇幅關系，不全部列出。

圖6所示為DDS1輸出信號經過2次上變頻獲得f1輸出的ADS仿真電路模型，第1級混頻后是1個開關濾波器組包含5個濾波器，第2級開關后的開關濾波器組包含2個濾波器。

圖6 f1產生電路仿真電路圖

圖7是輸出信號的頻譜圖。圖8是輸出信號典型的相位噪聲曲線。從圖7可以看出，濾波器只要濾除本振泄露就可以滿足頻率合成器指標要求。圖8的相位噪聲曲線比較理想，在實際情況中會有一些干擾和噪聲，但是應該在可控范圍內。

圖7 輸出信號頻譜圖

根據實施方案進行了設計，在電路以及結構設計中針對以下幾項必須認真考慮，并在實現過程中加以注意，否則頻率合成器的最終指標將難以實現。

(1) 電磁兼容設計是保證頻率合成器指標實現的基本需求。本頻率合成器首先對輸入的直流電源有較高的要求，直流電壓必須滿足低紋波、低噪聲的要求，在電源輸入端口必需采取良好的去耦濾波措施。在電路中必須將數字地和模擬地隔開，在遠端再連接，以免數字信號對射頻信號產生干擾。在1個電路板上，射頻信號不能形成環(huán)路，以免產生自激信號。

(2) 低相噪設計。為了滿足方案要求和低相噪的要求，首先需要選擇穩(wěn)定度比較好的恒溫晶振，合理設計相關鎖相環(huán)電路、混頻電路等，選取附加相位噪聲低的放大器，確保信號經過這些電路后，相位噪聲的惡化量最低。

(3) 信號通道隔離設計。為了確保輸出信號的雜散以及各路信號之間不產生互相串擾，必須在電路設計中采取有效的隔離措施，各盒體之間需要保證良好的屏蔽性能。

(4) 低雜散設計。為了達到低雜散要求，除了信道隔離之外，各部件的頻率設計也非常關鍵，尤其是混頻器的本振和射頻信號的頻率關系需要一個合適的混頻比，使得混頻器輸出信號遠離干擾頻率，使得混頻器后的濾波器設計相對容易。各部件輸入輸出的功率電平選擇對信號雜散影響也較大，需要合適的功率電平，盡量讓信號信噪比和相位噪聲不惡化。

本頻率合成器的測試結果：

(1) 輸出信號雜散。各路毫米波信號雜散均優(yōu)于-65 dBc。

(2) 輸出相位噪聲。各路信號的相位噪聲雜散均優(yōu)于-95 dBc/Hz@1 kHz。

(3) 波形滿足設計需求。

(4) 頻率捷變時間達到設計指標。

圖9～11選取了部分典型信號的頻譜和相位噪聲曲線。圖12是頻率切換時間曲線。

圖9 雜散實測結果

圖10 相位噪聲實測結果

圖11 激勵線性調頻實測頻譜

圖12 頻率切換時間實測曲線

3 結束語

本文提出了一種Ka波段低雜散捷變頻頻率合成器的設計方案，該方案通過2次上變頻，將DDS輸出的低雜散中頻信號上變頻至Ka波段,作為系統接收機本振信號，再將激勵波形信號通過2次上變頻獲得激勵信號。同時總帶寬擴展為2 GHz。在頻率合成器設計過程中，使用ADS軟件仿真了整級射頻鏈路的功率、雜散、相位噪聲情況，對頻率合成器的設計過程中的注意事項進行了總結。實測結果滿足系統的使用要求。

與其他同類捷變頻頻率合成器相比，本文方案在雜散控制方面具有優(yōu)勢，達到-65 dBc，帶寬為2 GHz，頻率切換時間小于200 ns。此類基于DDS+DAS技術的頻率合成器技術可以在其他電子設備中應用，既能作為寬帶快速本振應用于無線通信系統中，也能方便地實現各種數字化的調制方式，拓展其在雷達、對抗、通信等領域的應用。