任麗莉，陳偉衡，劉廣君,2

(1.中國空空導彈研究院，河南 洛陽 471009；2.航空制導武器航空科技重點實驗室，河南 洛陽 471009)

0 引 言

干擾機是電子戰(zhàn)組成中的重要一環(huán)[1]。隨著新體制雷達的不斷出現(xiàn)，干擾算法和策略相應革新[2]。如何快速實現(xiàn)干擾算法和產(chǎn)生干擾信號成為了干擾機設計過程中重要的工程問題[3-4]。當前現(xiàn)場可編程門陣列(FPGA)設計方式多采用ISE和Isim等基于硬件描述語言的電路設計和驗證軟件，對干擾算法進行實現(xiàn)和測試，Xillinx公司發(fā)布的系統(tǒng)級建模工具System Generator擴展了Simulink平臺的功能[5-8]。在可視化設計環(huán)境下，該工具加速簡化了FPGA的開發(fā)流程，無需使用硬件描述語言即可在其開發(fā)環(huán)境內(nèi)實現(xiàn)軟/硬仿真、執(zhí)行和驗證，當前國內(nèi)眾多領(lǐng)域已經(jīng)采用System Generator作為主要開發(fā)工具[9-12]。

借鑒System Generator的開發(fā)思想，提出了基于System Generator的干擾模塊設計方法，使得干擾樣式的產(chǎn)生電路具有易復用、易生成和易修改的優(yōu)勢，能夠用于實現(xiàn)數(shù)字干擾合成(DJS)、欺騙和壓制類干擾設計。本文詳細闡述了基于System Generator的干擾模塊設計思路和方法，并以干擾中具有代表性的射頻噪聲干擾為例，通過本文方法進行FPGA硬件實現(xiàn)，實驗結(jié)果證明了本文方法的有效性。

1 基于System Generator的干擾算法開發(fā)方法

基于System Generator的干擾算法開發(fā)流程如圖1所示。

圖1 基于System Generator的干擾算法開發(fā)流程

基于System Generator的干擾算法開發(fā)流程為：首先，對干擾公式進行抽象設計，在System Generator自帶模塊庫中找出對應的運算模塊進行自頂向下的搭建。然后，通過與Simulink結(jié)合，調(diào)用Simulink中提供的可視化測試模塊對干擾模塊設計進行驗證。最后，通過半實物仿真的方法，將Simlink產(chǎn)生的數(shù)據(jù)通過加載到FPGA上進行電路測試，并將數(shù)據(jù)導出進行分析驗證。

該開發(fā)方法可以在完全可視化的操作界面下完成算法的設計驗證、修改和測試，降低了開發(fā)難度，提高了設計和測試速度，直接從Simulink和System Generator現(xiàn)有庫中粘貼復制現(xiàn)有工程模塊即可在設計中直接使用，提高了算法實現(xiàn)速度和仿真結(jié)構(gòu)搭建速度。

2 射頻噪聲干擾的System Generator實現(xiàn)

為了進一步說明設計的基于System Generator的設計方法，本節(jié)實現(xiàn)射頻噪聲干擾。射頻噪聲干擾信號為窄帶高斯過程[13]：

J(t)=U(t)cos[ωt+φ(t)]

(1)

式中：U(t)包絡函數(shù)服從高斯分布；φ(t)服從[0,2π]均勻分布，并且與U(t)相互獨立。

載頻為常數(shù)，且遠大于干擾信號的譜寬。

通過對數(shù)學原理的分析可知，可以將其自頂向下地切分為3個部分[14]：

第1部分需要產(chǎn)生高斯分布的包絡函數(shù)。由隨機信號理論可知，在(0,1)上服從均勻分布的隨機數(shù)經(jīng)過box_muller變換，可以產(chǎn)生服從N(0,1)的白色高斯隨機數(shù)[10]。其中box_muller變換算法如下：設x和y是2個互相獨立并在(0,1)上均勻分布的隨機數(shù)，做如下變換:

(2)

可以得到2個相互獨立的正態(tài)N(0,1)隨機數(shù)m,n。

第2部分由于射頻噪聲干擾是一個窄帶過程，所以載頻要遠大于帶寬。根據(jù)數(shù)字信號處理理論，包絡函數(shù)產(chǎn)生的頻率就是其帶寬，所以通過控制其產(chǎn)生頻率，即可控制其帶寬。

第3部分，通過頻譜搬移的方法將其搬移到指定頻域。

通過上述分析可以得到射頻噪聲干擾的System Generator實現(xiàn)的流程，如圖2所示。

圖2 射頻噪聲產(chǎn)生流程圖

根據(jù)上述理論分析以及實踐流程可以實現(xiàn)硬件搭建，電路結(jié)構(gòu)如圖3所示。

電路設計思路為通過射頻噪聲產(chǎn)生模塊產(chǎn)生2路符合帶寬要求、相互獨立的正態(tài)隨機分布序列，然后控制choice管腳、signal_choice_improve模塊和Complex_Multipiler 3.1，選擇通過DDS Complier 4.0進行頻譜搬移，或者將噪聲信號直接疊加到雷達信號上，實現(xiàn)靈巧射頻噪聲(signal_re和signal_im)。其中射頻噪聲模塊的搭建方式如4所示。

首先，根據(jù)數(shù)字信號處理理論，產(chǎn)生滿足高斯分布的包絡函數(shù)，首先需要產(chǎn)生隨機序列，使用Xilinx Linear Feedback Shift Register，為了獲得良好的隨機性，一共并行輸出27位，其中的低10位作為只讀存儲器(ROM)的片選地址，通過線性反饋移位寄存器(LFSR)產(chǎn)生均勻分布的偽隨機數(shù)。包絡函數(shù)產(chǎn)頻率就是其帶寬，所以通過控制其產(chǎn)生頻率，即可控制其帶寬。故采用分頻器設計，當計數(shù)時間達到band，產(chǎn)生enable標志位，從而控制隨機數(shù)產(chǎn)生的速度。

圖3 射頻噪聲電路實現(xiàn)

圖4 射頻噪聲模塊電路實現(xiàn)

然后，運用線性反饋移位寄存器 (LFSR)產(chǎn)生2路滿足均勻分布的隨機數(shù)。

之后，如圖5所示實現(xiàn)box_muller算法[15]，由于計算十分復雜、結(jié)構(gòu)繁雜并且運算速度低，直接將對數(shù)加權(quán)表、正弦函數(shù)表和余弦函數(shù)表均存儲在內(nèi)部ROM中，通過將隨機數(shù)當成地址的方式直接通過尋址找到得數(shù)。通過查表法搭建box_muller算法，降低FPGA運算量。其中sin、log和cos模塊都是通過內(nèi)部隨機存儲器(RAM)搭建形成，預先將數(shù)據(jù)存入，然后根據(jù)隨機數(shù)進行尋址，避免了大運算量。算法實現(xiàn)結(jié)構(gòu)如圖5所示，關(guān)鍵輸入輸出端口如表1所示。

圖5 box_muller算法的實現(xiàn)

表1 射頻噪聲干擾模塊接口說明

最后，使用直接數(shù)字式頻率合成器(DDS)和復數(shù)乘法器，通過頻譜搬移的方式將高斯噪聲搬移到指定頻率。例如本文采用350 MHz的時鐘頻率，時鐘周期為2.857 142 86 ns。當前DDS使用的相位精度為10 bit數(shù)據(jù)，頻率分辨率為:

(3)

噪聲的產(chǎn)生速度等于帶寬，故通過分頻器控制噪聲產(chǎn)生的速度，分頻器中的計數(shù)器為27位，通過外部管腳控制計數(shù)終止位置:

(4)

3 仿真驗證

3.1 射頻噪聲干擾模塊驗證

通過采用System Generator和Simulink的半實物仿真測試、基于ChipScope的板級測試和基于Matlab的信號特征測試的3種測試方法，共同對生成的射頻噪聲干擾硬件電路模塊進行測試，證明本文提出的設計方法能夠有效設計和生成噪聲壓制。

3.2 基于System Generator和Simulink的半實物仿真測試

基頻為75 MHz，射頻噪聲帶寬為17 MHz，使用時鐘為350 MHz。本節(jié)主要體現(xiàn)硬件設計中延遲時鐘和信號頻譜質(zhì)量，滿足設計要求。如圖6所示組建基于Simulink的半實物測試平臺。將硬件產(chǎn)生數(shù)據(jù)讀出Simulink，對比硬件產(chǎn)生的數(shù)據(jù)和電路設計仿真結(jié)果之間的關(guān)系，驗證硬件產(chǎn)生的數(shù)據(jù)與電路設計仿真一致。圖7為硬件產(chǎn)生數(shù)據(jù)和仿真數(shù)據(jù)之間的對比，表明硬件數(shù)據(jù)與仿真數(shù)據(jù)相符，證明硬件電路滿足設計要求。圖8為硬件產(chǎn)生數(shù)據(jù)的頻譜分析，證明與設置符合，其中主要干擾帶寬集中在-8.5 MHz和8.5 MHz之間，滿足干擾設計要求。

圖6 射頻噪聲半實物仿真測試結(jié)構(gòu)

圖7 仿真數(shù)據(jù)和FPGA生成數(shù)據(jù)對比

圖8 FPGA生成數(shù)據(jù)頻譜質(zhì)量

3.3 基于ChipScope的板級測試

對實際硬件產(chǎn)生數(shù)據(jù)進行抓取并導出數(shù)據(jù)，進行基于Matlab的信號特征測試。抓取數(shù)據(jù)效果圖如圖9所示。

圖9 chipscope抓取干擾數(shù)據(jù)

3.4 基于Matlab的信號特征測試

對抓取的數(shù)據(jù)進行功率譜分析，結(jié)果如圖10所示。可以看出主要信號能量集中在所設置的17 MHz內(nèi)，與硬件設置值一致，證明射頻噪聲干擾電路有效。

圖10 抓取到的信號特征分析

4 結(jié) 論

本文提出了基于System Generator的干擾模塊設計方法。將Simulink和System Generator結(jié)合，在FPGA上實現(xiàn)干擾算法。文中詳述了System Generator的開發(fā)流程，為工程實踐提供了理論依據(jù)。以具有代表性的射頻噪聲干擾為例，采用本文提出的設計方法進行了電路實現(xiàn)和半實物仿真驗證。電路實現(xiàn)過程和實驗結(jié)果證明該方法能夠快速有效地生成干擾模塊，具有易復用、易生成和易修改的優(yōu)勢。