王麗韞

(中國(guó)電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

0 引言

無(wú)人機(jī)下行數(shù)據(jù)傳輸系統(tǒng)通常采用QPSK等調(diào)制方式，信號(hào)的隱蔽性和抗截獲能力不足，易受各種干擾，為了提高信號(hào)的抗干擾性和抗截獲能力，可以采用擴(kuò)頻通信[1]。而對(duì)于下行數(shù)兆的數(shù)據(jù)速率，直接序列擴(kuò)頻占用帶寬太大，為了解決既能達(dá)到一定的擴(kuò)頻增益而又不占用過(guò)大帶寬，采用多進(jìn)制正交擴(kuò)頻技術(shù)。數(shù)兆速率的數(shù)據(jù)擴(kuò)頻后，擴(kuò)頻碼速率達(dá)到數(shù)百兆，傳遞前需對(duì)信號(hào)進(jìn)行成形濾波，以改善其頻譜特性，使得在消除碼間干擾與達(dá)到最佳檢測(cè)接收的前提下，提高信道的頻帶利用率[2]。

對(duì)于數(shù)百兆速率擴(kuò)頻碼的成形濾波，采樣率是碼速率的4倍，受硬件工作速度的限制，直接進(jìn)行如此高速率的信號(hào)處理是不可能的，需采用并行處理算法降低對(duì)器件工作速度的要求，本文采用多相結(jié)構(gòu)實(shí)現(xiàn)高速數(shù)據(jù)成形濾波。

對(duì)于高速基帶數(shù)據(jù)調(diào)制，通常的實(shí)現(xiàn)方法是用IQ調(diào)制器進(jìn)行模擬調(diào)制。正交調(diào)制會(huì)帶來(lái)信號(hào)的非嚴(yán)格正交、幅相不一致和載波泄露等問題[3]。直接數(shù)字頻率合成(Direct Digital Synthesis,DDS)方法因其電路簡(jiǎn)單信號(hào)嚴(yán)格正交、頻率分辨率高和幅相一致性好等優(yōu)點(diǎn)而逐漸成為寬帶信號(hào)調(diào)制技術(shù)的主流發(fā)展方向。但DDS輸出信號(hào)頻率和帶寬受其工作時(shí)鐘頻率的限制，導(dǎo)致其無(wú)法直接合成高載頻、大帶寬信號(hào)。本文設(shè)計(jì)了一種基于并行DDS技術(shù)的寬帶擴(kuò)頻信號(hào)數(shù)字調(diào)制器，使FPGA能在較低工作頻率下實(shí)現(xiàn)較高的采樣率，從而實(shí)現(xiàn)寬帶數(shù)據(jù)高中頻調(diào)制的直接輸出。

1 寬帶擴(kuò)頻信號(hào)調(diào)制器總體結(jié)構(gòu)

寬帶多進(jìn)制正交擴(kuò)頻系統(tǒng)的調(diào)制端將要傳輸?shù)男畔⒔?jīng)串并轉(zhuǎn)換成m路的并行數(shù)據(jù)，然后利用m個(gè)信息比特從M路正交碼選出一路作為擴(kuò)頻信號(hào)傳輸(M=2m)[4]。寬帶多進(jìn)制正交擴(kuò)頻系統(tǒng)的調(diào)制端結(jié)構(gòu)框圖如圖1所示。

圖1 寬帶多進(jìn)制正交擴(kuò)頻系統(tǒng)的調(diào)制端結(jié)構(gòu)Fig.1 Modulator framework of broadband M-ary orthogonal code spread spectrum system

設(shè)信號(hào)幅度為1，則發(fā)送的信號(hào)s(t)為：

式中，ci(t)為正交擴(kuò)頻碼集中的某個(gè)擴(kuò)頻碼。

2 成形濾波器設(shè)計(jì)

2.1 成形濾波器原理

實(shí)際系統(tǒng)中，廣義信道傳遞函數(shù)H(f)由發(fā)送濾波器HT(f)、信道HC(f)、接收濾波器HR(f)三部分共同構(gòu)成，即[5]：

H(f)=HT(f)·HC(f)·HR(f)。

(1)

根據(jù)奈奎斯特第一準(zhǔn)則，當(dāng)H(f)幅頻特性滿足滾降系數(shù)為α的升余弦濾波器特征時(shí)，即發(fā)送端成形濾波器具有平方根升余弦滾降特性，與接收端的匹配濾波器級(jí)聯(lián)后具有升余弦滾降特性時(shí)，可以實(shí)現(xiàn)無(wú)碼間干擾傳輸。其平方根升余弦滾降的頻率響應(yīng)特性如下[6-8]：

(2)

式中，T為輸入碼元的周期；α為滾降系數(shù)，0≤α≤1。平方根升余弦沖擊響應(yīng)為：

(3)

2.2 多相濾波

本文研究的擴(kuò)頻基帶速率約為180 Mb/s，然后對(duì)180 Mb/s的基帶信號(hào)進(jìn)行成形濾波，濾波器的采樣速率為4×180=720 MHz，就目前的數(shù)字集成電路技術(shù)，F(xiàn)PGA中直接進(jìn)行720 MHz這么高速率的濾波運(yùn)算是不可能的。由信號(hào)處理知識(shí)可知[9]，在4倍采樣條件下，F(xiàn)IR成形濾波器相當(dāng)于一個(gè)4倍的內(nèi)插濾波器。其實(shí)現(xiàn)結(jié)構(gòu)可以采用多相結(jié)構(gòu)，一方面可以減少運(yùn)算負(fù)擔(dān)，提高運(yùn)算速度，另一方面也可減小濾波運(yùn)算的累積誤差，提高計(jì)算精度，降低濾波器的運(yùn)算速率。

在FIR濾波器中，轉(zhuǎn)移函數(shù):

(4)

式中，N為濾波器長(zhǎng)度。將沖激響應(yīng)h(n)分成D個(gè)組，并設(shè)N為D的整數(shù)倍，即N/D=Q，Q為整數(shù)，則[10-12]：

H(z)=h(0)z0+h(D)z-D+…+h[(Q-1)D]z-(Q-1)D+

h(1)z-1+h(D+1)z-(D+1)+…+h[(Q-1)D+1]z-(Q-1)D-1+

h(2)z-2+h(D+2)z-(D+2)+…+h[(Q-1)D+2]z-(Q-1)D-2+

? ?

h(D-1)z-(D-1)+h(2D-1)z-(2D-1)+…+

h[(Q-1)D+D-1]z-(Q-1)D-(D-1)=

(5)

令:

(6)

(7)

則Ek(zD)稱為H(z)的多相分量。

FIR濾波器的多相結(jié)構(gòu)如圖2所示。

圖2 FIR濾波器的多相結(jié)構(gòu)Fig.2 Polyphase-structure of FIR filter

通過(guò)Matlab仿真軟件設(shè)計(jì)發(fā)射端波形成形FIR濾波器的參數(shù)為：α=0.5，濾波器取每符號(hào)4個(gè)采樣點(diǎn)，F(xiàn)IR濾波器有限長(zhǎng)度N為33，即截取峰值點(diǎn)前后各4個(gè)符號(hào)?？傻贸鱿禂?shù)h(0),h(1),h(2),…h(huán)(31),h(32)的數(shù)值[13]，如表1所示。

表1 平方根升余弦濾波器的h(n)

在數(shù)字化波形成形時(shí)，為確保h(t)采樣后的h(n)保持第一類線性相位，可舍去h(t)|t=0樣點(diǎn)，同時(shí)對(duì)N-1(偶數(shù))點(diǎn)h(n)右移N-1/2[2]。

采樣率720 MHz的成形濾波器在FPGA中分成4路并行，處理速率180 MHz，采用多相成形濾波器，將設(shè)計(jì)出的系數(shù)分成4組，分別為[6,14]：

H0：h(1)，h(5)，h(9)，h(13)，h(17)，h(21)，h(25)，h(29)；

H1：h(2)，h(6)，h(10)，h(14)，h(18)，h(22)，h(26)，h(30)；

H2：h(3)，h(7)，h(11)，h(15)，h(19)，h(23)，h(27)，h(31)；

H3：h(4)，h(8)，h(12)，h(16)，h(20)，h(24)，h(28)，h(32)。

由一個(gè)33階的濾波器變成4個(gè)并行的8階子濾波器構(gòu)成。4路并行輸出為：

(8)

發(fā)端基帶數(shù)據(jù)進(jìn)行多相成形后的時(shí)域波形如圖3所示。這樣就將濾波器的工作頻率從720 MHz降到了180 MHz，同時(shí)將一個(gè)濾波器變?yōu)?個(gè)濾波器并行運(yùn)行，由于FPGA集成度高、資源豐富，上述多相分布式的濾波器結(jié)構(gòu)在FPGA中較易實(shí)現(xiàn)。

圖3 發(fā)端數(shù)據(jù)多相成形后時(shí)域波形Fig.3 Waveform in time domain of data processed by polyphase shaping filter

3 高速數(shù)據(jù)調(diào)制并行處理算法與實(shí)現(xiàn)

成形濾波后的基帶數(shù)據(jù)要進(jìn)行數(shù)字中頻調(diào)制[15]。擴(kuò)頻基帶速率為180 Mb/s，中頻載波采用720 MHz。對(duì)于寬帶高中頻信號(hào)調(diào)制，通常的實(shí)現(xiàn)方法是將FPGA產(chǎn)生的成形數(shù)據(jù)通過(guò)DA變成模擬基帶信號(hào)，用一片IQ調(diào)制器進(jìn)行模擬調(diào)制?；谀M調(diào)制的缺點(diǎn)，本文采用數(shù)字DDS技術(shù)及高速DA實(shí)現(xiàn)高中頻數(shù)字調(diào)制。DDS的原理是根據(jù)參考時(shí)鐘和輸出頻率計(jì)算出一個(gè)頻率控制字，在每一個(gè)參考時(shí)鐘沿將該頻率控制字進(jìn)行累加以生成實(shí)時(shí)的相位信息，用相位字選擇正弦幅度ROM表中對(duì)應(yīng)的幅度值，生成正弦載波。

對(duì)于低中頻DDS，可以采用一個(gè)高倍輸出頻率的采樣時(shí)鐘做參考，每個(gè)時(shí)鐘計(jì)算出一個(gè)相位字，串行生成中頻載波。對(duì)于720 MHz中頻，采樣時(shí)鐘選2.88 GHz，在FPGA內(nèi)實(shí)現(xiàn)數(shù)字DDS，受處理時(shí)鐘的限制無(wú)法直接產(chǎn)生DDS，采用多路并行DDS技術(shù)[3]，分成16路并行，每路采樣率180 MHz。因此需要將16路的頻率控制字累加結(jié)果同時(shí)計(jì)算出來(lái)，如式(9)所示[16]：

(9)

各路分別用各自的相位字同時(shí)選擇ROM表相應(yīng)位置的正弦波幅度值，得到16路并行的DDS輸出，將并行的基帶成形數(shù)據(jù)與生成的并行正弦載波采樣值相乘進(jìn)行調(diào)制?；鶐С尚螖?shù)據(jù)的采樣率為720 MHz，在FPGA中分成4路并行，而DDS的采樣率為2.88 GHz，16路并行，調(diào)制時(shí)基帶成形數(shù)據(jù)要進(jìn)行4倍插值，提高采樣率到2.88 GHz，才能與并行DDS的相應(yīng)采樣點(diǎn)相乘進(jìn)行調(diào)制。16路并行調(diào)制輸出為：

(10)

并行調(diào)制數(shù)據(jù)要進(jìn)行并串轉(zhuǎn)換，經(jīng)過(guò)高速DA可以實(shí)現(xiàn)寬帶數(shù)據(jù)中頻調(diào)制的直接輸出。高速DA芯片內(nèi)部集成了一個(gè)4∶1的并串轉(zhuǎn)換器，采樣率2.88 GHz，并行支路采樣率720 MHz，而FPGA中的調(diào)制數(shù)據(jù)分16路并行，每路180 MHz處理速率。需要利用FPGA軟件的LVDS模塊進(jìn)行并串轉(zhuǎn)換，把16路180 MHz并行數(shù)據(jù)轉(zhuǎn)換成4路720 MHz并行數(shù)據(jù)，分別連接高速DA的4路輸入口，完成數(shù)模轉(zhuǎn)換，輸出中頻模擬調(diào)制信號(hào)。實(shí)現(xiàn)寬帶數(shù)據(jù)高中頻調(diào)制的直接輸出，省掉了調(diào)制器，使硬件簡(jiǎn)單、節(jié)約成本。

成形濾波后數(shù)據(jù)調(diào)制到中頻的波形如圖4所示。中頻調(diào)制信號(hào)頻譜如圖5所示。

圖4 數(shù)據(jù)調(diào)制到中頻波形Fig.4 Data modulated to mid-frequency waveform

圖5 中頻調(diào)制信號(hào)頻譜Fig.5 Frequency spectrum of mid-frequency modulated signal

4 結(jié)束語(yǔ)

本文研究了一種寬帶擴(kuò)頻信號(hào)數(shù)字調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)技術(shù)，對(duì)于寬帶擴(kuò)頻數(shù)據(jù)，傳遞前需對(duì)信號(hào)進(jìn)行成形濾波，以改善其頻譜特性，使得在消除碼間干擾與達(dá)到最佳檢測(cè)接收的前提下，提高信道的頻帶利用率。闡述了成形濾波的基本原理，高速數(shù)據(jù)FIR成形濾波器的多相結(jié)構(gòu)，運(yùn)用Matlab和Quartus II建模與仿真軟件設(shè)計(jì)和實(shí)現(xiàn)了寬帶信號(hào)的成形濾波器，并且提出了采用并行DDS技術(shù)和高速DA實(shí)現(xiàn)寬帶數(shù)據(jù)高中頻數(shù)字調(diào)制。最后通過(guò)硬件平臺(tái)驗(yàn)證了設(shè)計(jì)的有效性和可行性。實(shí)驗(yàn)結(jié)果表明，采用多相結(jié)構(gòu)實(shí)現(xiàn)高速數(shù)據(jù)的成形濾波，打破了硬件限制，實(shí)現(xiàn)了數(shù)據(jù)的高速處理。采用數(shù)字中頻直接合成方法結(jié)合多路并行DDS技術(shù)，能產(chǎn)生具有良好頻譜特性的寬帶調(diào)制信號(hào)，并且硬件簡(jiǎn)單。該技術(shù)中涉及到的并行處理思想可擴(kuò)展到其他波形信號(hào)發(fā)生器，故本設(shè)計(jì)具有一定的可擴(kuò)展性。