齊學(xué)紅 汪海波

江蘇電子信息職業(yè)學(xué)院，江蘇淮安223003

0 前言

IC測(cè)試系統(tǒng)[1]是保證集成電路穩(wěn)定可靠的關(guān)鍵。IC測(cè)試分為晶圓測(cè)試、芯片測(cè)試和封裝測(cè)試。IC測(cè)試儀由系統(tǒng)控制器、通信橋、測(cè)試頭3部分組成。

DAC芯片測(cè)試儀器的性能高于DAC，方可在測(cè)量中忽略儀器的失真和噪聲。隨著芯片制造工藝的提升，DAC芯片的分辨率和轉(zhuǎn)換速率越來越高。DAC的測(cè)試要求具有更高分辨率的ADC采集系統(tǒng)。ADC分辨率過高將導(dǎo)致采樣率在幾M以下，無法對(duì)高速的DAC進(jìn)行測(cè)試；如果ADC的采樣率較高而分辨率不足，則只能測(cè)試更低分辨率的DAC芯片。16位恰好兼顧采集速度和采集精度。鑒于此，設(shè)計(jì)利用現(xiàn)有的ADC芯片構(gòu)建低噪聲高分辨率采集電路，采集被測(cè)DAC產(chǎn)生的正弦波、方波、鋸齒波和直流信號(hào)等，用于對(duì)DAC的性能進(jìn)行評(píng)估。

1 系統(tǒng)測(cè)試原理及要求

低噪聲信號(hào)調(diào)理電路獲取被測(cè)模擬信號(hào)，處于系統(tǒng)的前端，對(duì)信號(hào)帶寬及動(dòng)態(tài)范圍等具有決定作用。對(duì)大信號(hào)進(jìn)行衰減，小信號(hào)進(jìn)行放大，采用固定放大和可調(diào)AGC組成級(jí)聯(lián)電路，獲得幅度接近ADC采樣信號(hào)滿量程范圍；設(shè)計(jì)偏移調(diào)節(jié)電路，將輸入的共模信號(hào)調(diào)整到后級(jí)電路的中間電平并校正信號(hào)調(diào)理過程中的偏移，避免信號(hào)超過器件允許范圍；設(shè)計(jì)選取精密的元件和優(yōu)化電路，減少引入噪聲，實(shí)現(xiàn)高信噪比；設(shè)計(jì)驅(qū)動(dòng)電路，實(shí)現(xiàn)同時(shí)驅(qū)動(dòng)4個(gè)ADC電路，滿足系統(tǒng)時(shí)間交替采樣的需要。

信號(hào)輸入采樣電路和ADC電路，由SYNC為多路ADC提供同步時(shí)鐘，獲得4路并行交替系統(tǒng)需要的低抖動(dòng)、多相位采樣時(shí)鐘；ADC轉(zhuǎn)換信號(hào)輸入FPGA處理器實(shí)現(xiàn)信號(hào)的存儲(chǔ)和處理，F(xiàn)PGA輸出信號(hào)通過ARM和接口電路，由以太網(wǎng)線和LAN線與上位機(jī)PC進(jìn)行數(shù)據(jù)交換。系統(tǒng)測(cè)試方案如圖1所示。

2 系統(tǒng)方案設(shè)計(jì)

系統(tǒng)主要功能模塊包括低噪聲信號(hào)調(diào)理通道、時(shí)鐘產(chǎn)生電路、高速數(shù)據(jù)采集單元、數(shù)據(jù)存儲(chǔ)模塊、以太網(wǎng)接口電路以及電源模塊等，通過以太網(wǎng)與上位機(jī)進(jìn)行數(shù)據(jù)通信?？傮w方案如圖2所示。

3 系統(tǒng)模塊設(shè)計(jì)

3.1 信號(hào)調(diào)理電路設(shè)計(jì)

信號(hào)調(diào)理模塊完成信號(hào)的衰減、阻抗變換、放大、偏移、驅(qū)動(dòng)和濾波等功能，滿足ADC輸入電壓要求，同時(shí)實(shí)現(xiàn)高信噪比[2-4]。

3.1.1 衰減電路設(shè)計(jì)[5]

采集系統(tǒng)輸入阻抗50/1 MΩ可選，輸入電壓5 VPP。ADC的滿量程輸入為2.5 VPP，需要幅度衰減。有源衰減因外接電源限制其輸入信號(hào)幅度；無源衰減電路輸入功率小，難以滿足設(shè)計(jì)要求，故設(shè)計(jì)選擇分立元件組成的50/1 MΩ衰減電路。

波形發(fā)生器產(chǎn)生波形，經(jīng)50/1 MΩ的選擇開關(guān)電路，1 MΩ電路因分布電容和引線電感影響，設(shè)計(jì)補(bǔ)償分壓電路，電路設(shè)計(jì)10倍衰減，無源衰減網(wǎng)絡(luò)穩(wěn)態(tài)響應(yīng)由R2、R3構(gòu)成的電阻分壓網(wǎng)絡(luò)確定，R1、R4、C1～C3為衰減網(wǎng)絡(luò)高頻補(bǔ)償電路，其中，C2為可調(diào)電容，便于補(bǔ)償調(diào)整。50 Ω阻抗衰減電路采用π型，由R5、R6、R7組成。衰減電路設(shè)計(jì)如圖3所示。

3.1.2 阻抗變換電路設(shè)計(jì)

50 Ω和1 MΩ輸入因小信號(hào)過于敏感導(dǎo)致噪聲信號(hào)隨之進(jìn)入，高輸入阻抗使前級(jí)電路對(duì)后級(jí)驅(qū)動(dòng)能力降低，無法驅(qū)動(dòng)小阻抗負(fù)載。針對(duì)此設(shè)計(jì)以運(yùn)放OPA659為核心，R8、R9、C4～C7元件組成射隨電路，提高輸入阻抗，降低輸出阻抗，實(shí)現(xiàn)對(duì)輸入信號(hào)的緩沖和阻抗變換。阻抗變換電路設(shè)計(jì)如圖4所示。

3.1.3 增益電路設(shè)計(jì)[6]

（1）固定增益電路設(shè)計(jì)

采集系統(tǒng)信號(hào)大時(shí)需要衰減，而信號(hào)小時(shí)則需要放大以達(dá)到ADC滿量程。設(shè)計(jì)采用一個(gè)固定增益電路和一個(gè)可調(diào)增益電路達(dá)到此功能。固定增益設(shè)計(jì)為10倍，選取運(yùn)放LMH6703、R10～R12組成同相放大電路。增益電路設(shè)計(jì)如圖5所示。

（2）可調(diào)增益電路設(shè)計(jì)

設(shè)計(jì)以VCA824為壓控增益放大器，犧牲增益獲取帶寬，設(shè)計(jì)放大倍數(shù)1～10可調(diào)，DAC電壓經(jīng)LM431穩(wěn)壓后與-5 V電源產(chǎn)生增益控制信號(hào)，控制信號(hào)范圍-1～+1 V。增益電路設(shè)計(jì)如圖5所示。

3.1.4 偏移電路設(shè)計(jì)[7]

信號(hào)經(jīng)過衰減、放大等多級(jí)電路，元件固有的溫票、零票和失真等使信號(hào)中心電平變化，可能超出ADC允許范圍，設(shè)計(jì)數(shù)模轉(zhuǎn)換芯片LTC2600產(chǎn)生直流電壓作為偏移調(diào)節(jié)信號(hào)，由AD8009運(yùn)放組成減法電路，實(shí)現(xiàn)信號(hào)偏移，滿足ADC輸入電壓要求。

3.1.5 ADC驅(qū)動(dòng)電路設(shè)計(jì)

ADC驅(qū)動(dòng)電路有變壓器耦合、射頻巴倫耦合和全差分運(yùn)放等形式，設(shè)計(jì)采用全差分運(yùn)放構(gòu)成ADC驅(qū)動(dòng)電路，由高速放大器LMH6553芯片構(gòu)成ADC驅(qū)動(dòng)電路。電路具有增益可調(diào)、前后級(jí)隔離、ADC阻抗匹配等優(yōu)點(diǎn)。

3.1.6 抗混疊濾波電路設(shè)計(jì)

濾波電路能有效濾除進(jìn)入ADC電路的噪聲，避免造成帶內(nèi)混疊，降低動(dòng)態(tài)性能。設(shè)計(jì)采用典型的π型RC濾波電路，通過仿真和實(shí)際調(diào)試，設(shè)計(jì)通頻帶在150 MHz，滿足設(shè)計(jì)要求。

3.2 時(shí)鐘電路設(shè)計(jì)

ADC量化模擬信號(hào)需要穩(wěn)定的時(shí)鐘信號(hào)，否則會(huì)出現(xiàn)采樣不均、波形不光滑等問題，影響時(shí)鐘穩(wěn)定的因素主要是時(shí)鐘抖動(dòng)。

3.2.1 時(shí)鐘消抖電路設(shè)計(jì)[8-9]

時(shí)鐘抖動(dòng)主要有固定抖動(dòng)和隨機(jī)抖動(dòng)，前者由可識(shí)別信號(hào)產(chǎn)生，后者則往往由多種信號(hào)疊加而成。為提高ADC性能，采用高穩(wěn)定性的、具有溫度補(bǔ)償?shù)木д馭iT5155及雙鎖相環(huán)芯片LMK04803構(gòu)成消抖電路，采用差分電路抑制串?dāng)_。時(shí)鐘消抖電路設(shè)計(jì)如圖6所示。

3.2.2 時(shí)鐘同步設(shè)計(jì)

系統(tǒng)LMK04803產(chǎn)生4路ADC采樣時(shí)鐘，通過SYNC（高電平有效）同步；ADC內(nèi)部具有時(shí)鐘分頻器，使輸入時(shí)鐘頻率變?yōu)樽罡卟蓸宇l率的4倍，設(shè)計(jì)第一個(gè)SYNC信號(hào)上升沿有效，4個(gè)ADC共有4個(gè)SYNC同步信號(hào)，4路信號(hào)同時(shí)達(dá)到ADC引腳，實(shí)現(xiàn)ADC采樣時(shí)鐘輸入同步；ADC的16位并行數(shù)據(jù)與時(shí)鐘DCO同步，F(xiàn)PGA內(nèi)部采用上升沿同步邏輯，將時(shí)鐘上升沿設(shè)置在數(shù)據(jù)的中心位置，達(dá)到ADC數(shù)據(jù)采樣同步，ADC同步信號(hào)與采樣時(shí)鐘時(shí)序關(guān)系如圖7所示。

3.3 接口電路設(shè)計(jì)[10]

采集系統(tǒng)接口包括模擬信號(hào)系統(tǒng)存儲(chǔ)和數(shù)字通信接口。數(shù)字通信接口是指FPGA、ARM、上位機(jī)及以太網(wǎng)之間的接口電路，如圖8所示。設(shè)計(jì)采用8位地址總線、16位寬數(shù)據(jù)總線、讀使能、寫使能、片選和地址線低8位，實(shí)現(xiàn)FPGA與ARM的通訊連接；系統(tǒng)ARM采用STM32407芯片實(shí)現(xiàn)以太網(wǎng)高速數(shù)據(jù)收發(fā)，選用高性能DP83848作為以太網(wǎng)收發(fā)器，實(shí)現(xiàn)ARM和以太網(wǎng)高速通訊，以太網(wǎng)通過LAN線與上位機(jī)通訊。

4 FPGA控制邏輯設(shè)計(jì)[11]

系統(tǒng)利用FPGA高速穩(wěn)定特性，將高速采集信號(hào)進(jìn)行存儲(chǔ)與處理，并對(duì)外設(shè)計(jì)進(jìn)行控制，F(xiàn)PGA與ARM之間通信控制通過軟件判斷實(shí)現(xiàn)，控制流程如圖9所示。

數(shù)據(jù)存儲(chǔ)是將兩路數(shù)據(jù)分離再存儲(chǔ)入大容量設(shè)備，系統(tǒng)上電后進(jìn)入IDLE狀態(tài)，等待DDR3初始化結(jié)束，進(jìn)入WAIT等待狀態(tài)，當(dāng)接收到上位機(jī)的存儲(chǔ)和讀取命令時(shí)，分別進(jìn)行WRITE和READ操作。DDR3控制狀態(tài)轉(zhuǎn)移如圖10所示。

5 系統(tǒng)誤差校準(zhǔn)

誤差分析校正方法諸如正弦擬合、自適應(yīng)、濾波、重構(gòu)、插值等，系統(tǒng)采用偏移誤差校準(zhǔn)、增益誤差校準(zhǔn)、時(shí)間誤差校準(zhǔn)的流程[12-13]。

5.1 偏移誤差

將輸入信號(hào)對(duì)地短接，測(cè)量ADC數(shù)據(jù)輸出即得到各自的偏移，理論值為32,768，實(shí)際受布線等影響會(huì)有偏差。上位機(jī)對(duì)每個(gè)ADC偏移誤差獨(dú)自處理后采集波形如圖11所示。偏移誤差的采樣結(jié)果由采樣值與偏移值之差得到，如表1所示。

表1 偏移誤差統(tǒng)計(jì)

5.2 增益誤差和時(shí)間誤差

輸入模擬角頻率為Ω0的標(biāo)準(zhǔn)正弦信號(hào)，ADC采集信號(hào)經(jīng)傅里葉變換，利用MATLAB對(duì)采集數(shù)據(jù)做FFT變換，得到各自增益系數(shù)和信號(hào)相位，再分別計(jì)算增益誤差和時(shí)間誤差。增益誤差和偏移誤差乘以采樣數(shù)據(jù)得到校正；時(shí)間誤差通過時(shí)間延遲電路進(jìn)行修正實(shí)現(xiàn)。

6 系統(tǒng)測(cè)試

系統(tǒng)性能指標(biāo)包括分辨率、采樣率、帶寬、信噪比等，分別測(cè)試如下：

6.1 分辨率測(cè)試

高精度信號(hào)源（SPF05A）產(chǎn)生100 kHz、幅度1.25 V、無偏移的鋸齒波，由采集板采集數(shù)據(jù)，通過LAN線傳輸給上位機(jī)，PC上位機(jī)顯示采集數(shù)據(jù)。信號(hào)分辨率測(cè)試連接電路如圖12所示。

上位機(jī)界面獲取測(cè)試結(jié)果如圖13所示。圖中，數(shù)據(jù)表采樣數(shù)據(jù)最大值65,525，由此可見，接近16位，滿足設(shè)計(jì)要求。

6.2 采樣率測(cè)試

如圖12連接采集板，信號(hào)源輸出VPP=500 mV，T=1 μs的方波，經(jīng)過PC統(tǒng)計(jì)處理，選取其中兩個(gè)靠近上升沿之間的采樣點(diǎn)，得到N=1,000。經(jīng)測(cè)試表明，采樣率fs=109，滿足設(shè)計(jì)要求，PC波形顯示如圖14所示。

6.3 帶寬測(cè)試

如圖12，信號(hào)源輸出f= 1 MHz，VPP=500 MV，信號(hào)輸出阻抗為50 Ω，保持信號(hào)幅度不變，選取代表性的測(cè)試點(diǎn)，測(cè)量幅度值如表2所示。由表中數(shù)據(jù)可見，帶寬在170 MHz內(nèi)，信號(hào)幅度接近-3 dB，滿足設(shè)計(jì)要求。

表2 帶塊測(cè)試數(shù)據(jù)統(tǒng)計(jì)

6.4 信噪比測(cè)試

如圖12連接電路，信號(hào)源輸出f=1 MHz，VPP=1.125(-1 dBFS)，獲取信噪比SNR。數(shù)據(jù)表明，信號(hào)幅值在-1，dBFS處的信號(hào)VPP=1.06，經(jīng)過校準(zhǔn)和處理后，得到信噪比SNR=-62.9 dB，采集波形及頻譜如圖15所示，基本滿足要求。

7 結(jié)束語

低噪聲、高分辨率IC測(cè)試儀信號(hào)采集電路設(shè)計(jì)采用了低噪聲信號(hào)調(diào)理電路，降低了噪聲干擾，提高了信噪比。設(shè)計(jì)了可調(diào)相位延遲電路消除時(shí)鐘抖動(dòng)；設(shè)計(jì)了接口電路實(shí)現(xiàn)FPGA邏輯控制；分析了偏移誤差、增益誤差和時(shí)間誤差。經(jīng)測(cè)定，IC采集系統(tǒng)，分辨率達(dá)到65,525（接近16位）、采樣率109、波形信噪比62.9 dB，達(dá)到設(shè)計(jì)要求。