張玉鈴，王淑娟

[摘? ? 要]在由現(xiàn)場(chǎng)可更換模塊組成的電子設(shè)備中，board to board互連的信號(hào)完整性問(wèn)題舉足輕重?；谛盘?hào)完整性，搭建互連鏈路，進(jìn)行SRIO總線傳輸，速率10.3125 Gbps，經(jīng)由兩組連接器及20 inch的有損傳輸線，對(duì)信號(hào)質(zhì)量指標(biāo)進(jìn)行核算，對(duì)全鏈路進(jìn)行仿真驗(yàn)證。

[關(guān)鍵詞]信號(hào)完整性;SRIO;鏈路損耗

[中圖分類(lèi)號(hào)]TP368.1 [文獻(xiàn)標(biāo)志碼]A [文章編號(hào)]2095–6487（2021）12–00–02

Design of Interconnection between Boards Based on Signal Integrity

Zhang Yu-ling，Wang Shu-juan

[Abstract]In the electronic equipment composed of field replaceable modules， the signal integrity of board to board interconnection is very important. Based on the signal integrity， the interconnection link is built for sRIO bus transmission at the rate of 10.3125 gbps. The signal quality index is calculated through two groups of connectors and 20 Inch lossy transmission line， and the whole link is simulated and verified.

[Keywords]signal integrity; SRIO; link loss

現(xiàn)場(chǎng)可更換模塊是系統(tǒng)安裝上和功能上相對(duì)獨(dú)立的各類(lèi)通用單元的總稱(chēng)，具有標(biāo)準(zhǔn)的尺寸和接口，將傳統(tǒng)的三級(jí)維護(hù)簡(jiǎn)化為二級(jí)維護(hù)。隨著現(xiàn)場(chǎng)可更換模塊的普遍應(yīng)用和高速串行總線對(duì)并行總線的取代，通信速率日益提升，總線的應(yīng)用也從chip to chip拓展至board to board，在此應(yīng)用層級(jí)上的信號(hào)完整性問(wèn)題，直接制約了構(gòu)成設(shè)備的各模塊之間的交互，是模塊間通信的核心技術(shù)所在。

1 鏈路架構(gòu)

設(shè)計(jì)目標(biāo)為基于ASAAC架構(gòu)的SRIO總線鏈路，單通道最高速率為10.3125 Gbps。SRIO總線是目前高性能嵌入式系統(tǒng)最常用的系統(tǒng)總線之一，可實(shí)現(xiàn)board to board互連，速率支持5 Gbps、6.25 Gbps、10.3125 Gbps，信號(hào)上升沿達(dá)ps級(jí)別。選取包含處理器的子板1、子板2及背板組成的鏈路，進(jìn)行SRIO總線互連，如圖1所示。

1.1 處理器

選取數(shù)字信號(hào)處理器負(fù)責(zé)數(shù)據(jù)的接收、比特譯碼和解串降速。根據(jù)資源的使用情況，選取XC7K325T-2FFG900I，為Xilinx公司的FPGA器件，特性參數(shù)如下：

326 080個(gè)邏輯單元，16 020Kb RAM，10個(gè)Bank，16通道高速GTX，速率最高可達(dá)12.5 Gbps，500個(gè)user I/O。

1.2 連接器

針對(duì)目標(biāo)10.3125Gbps SRIO設(shè)計(jì)，選用LRMT1-A288-B288-T1、LRMT1-A288-B288-Z1連接器。插頭采用不同種類(lèi)的金手指印制板接觸件，插座采用彈性插孔接觸件，結(jié)構(gòu)如圖2所示。

2 信號(hào)完整性指標(biāo)分配

整條鏈路可以分為3個(gè)部分：發(fā)送端、傳輸通道以及接收端。發(fā)送端和接收端包含發(fā)送芯片、接收芯片以及通信相關(guān)的外圍器件，如信號(hào)耦合電容等。傳輸通道包含有損傳輸線、過(guò)孔、連接器等，共同形成一條長(zhǎng)度20 inch的阻抗控制傳輸線。

2.1 SRIO協(xié)議指標(biāo)

為了實(shí)現(xiàn)數(shù)據(jù)的正常通信，SRIO規(guī)范中對(duì)發(fā)送端信號(hào)、接收端信號(hào)以及傳輸通道的損耗都有非常嚴(yán)格的指標(biāo)要求。

根據(jù)IEEE 802.3-2012 Section 69B.4.3，整個(gè)鏈路總的插入損耗Insertion Loss（IL）為：

IL（f）≤ILmax（f）=Amax（f）+0.8+2.0×10-10f for fmin≤f≤f2

（1）

IL（f）≤ILmax（f）=Amax（f）+0.8+2.0×10-10f2+1×10-8（f-f2）

for f2 <f≤fmax （2）

其中各頻率值見(jiàn)表1。

其中，Amax（f）根據(jù)IEEE 802.3-2012 Section 69B.4.2為：

Amax（f）=20log10（e）×（b1√f+b2f+b3f2+b4f3） for f1≤f≤f2

（3）

其中各系數(shù)見(jiàn)表2。

2.2 驅(qū)動(dòng)端

處理器驅(qū)動(dòng)端輸出差分信號(hào)。理想情況下，兩個(gè)信號(hào)邊沿對(duì)齊、翻轉(zhuǎn)方向相反。實(shí)際上，晶體管的開(kāi)啟與關(guān)斷需要時(shí)間，信號(hào)以一定的上升沿來(lái)跳變。差分對(duì)的單端峰值電壓擺幅為500 mVpp，差分輸出電壓范圍在500～-500 mV，峰峰差分電壓為1000 mVppd。

2.3 傳輸線

在高速信號(hào)傳輸過(guò)程中，串?dāng)_、反射、導(dǎo)線與介質(zhì)損耗都會(huì)造成信號(hào)的畸變與衰減。串?dāng)_受線間距影響較大，合理設(shè)置走線間距可以有效降低串?dāng)_水平。反射主要由阻抗突變引起，要降低信號(hào)反射，需要對(duì)通道各部分進(jìn)行嚴(yán)格的阻抗控制設(shè)計(jì)。

損耗包含導(dǎo)線損耗和介質(zhì)材料損耗，導(dǎo)線損耗與線阻成正比，相同介質(zhì)條件下受走線寬度影響較大;介質(zhì)損耗會(huì)隨著頻率的增加而迅速上升。因此，頻率較高時(shí)，介質(zhì)損耗處于主導(dǎo)地位，選擇合適的絕緣介質(zhì)十分重要。

選取松下M6材料，介電常數(shù)3.6，損耗系數(shù)0.002，線寬5 mil間距7 mil的帶狀線設(shè)計(jì)，仿真在10 G速率下，10 inch傳輸線插入損耗約為3.6 dB@5 GHz。

2.4 焊盤(pán)

傳輸通道上包含至少4組焊盤(pán)，當(dāng)數(shù)據(jù)速率達(dá)到10.3125 Gbps時(shí)，焊盤(pán)的阻抗突變與損耗特性會(huì)對(duì)通道的傳輸性能產(chǎn)生重大影響。

殘樁（Stub）是設(shè)計(jì)中需要考慮的關(guān)鍵因素，“短樁”長(zhǎng)度越長(zhǎng)，諧振頻率點(diǎn)的頻率越低，引起的插入損耗越大，越容易影響高速背板產(chǎn)品的傳輸性能。在保證連接器和背板有效壓合的前提下，通過(guò)背鉆技術(shù)，減小“短樁”長(zhǎng)度，從而減少了背板過(guò)孔的天線輻射效應(yīng)，降低插入損耗。

2.5 連接器

LRMT1-A288-B288-T1、LRMT1-A288-B288-Z1連接器插頭采用不同種類(lèi)的金手指印制板接觸件，插座采用彈性插孔接觸件，對(duì)連接器結(jié)構(gòu)建模仿真得到連接器插入損耗約為-1.5 dB@5 GHz。

3 全鏈路仿真

對(duì)全鏈路（線長(zhǎng)約20 inch）進(jìn)行仿真，得出插入損耗如圖3所示 。

圖中插損為-11.2dB，大于SRIO規(guī)范中所要求的Insert Loss≥-21 dB;回?fù)p為-7.48 dB，優(yōu)于SRIO規(guī)范中所要求的-5 dB。眼圖仿真結(jié)果如圖4所示。

圖4中眼高為101 mV，大于SRIO規(guī)范中所要求的Vdiff≥42.5 mV。

4 總結(jié)

隨著半導(dǎo)體工藝的不斷發(fā)展，高速互連通信的發(fā)展也是日新月異，高速傳輸技術(shù)將會(huì)得到進(jìn)一步提高。本文給出的基于ASAAC結(jié)構(gòu)的SRIO總線傳輸鏈路，采用標(biāo)準(zhǔn)化設(shè)計(jì)，可以在一定程度上滿足通用化需求。通過(guò)對(duì)鏈路指標(biāo)的分解，可以指導(dǎo)board to board互連鏈路的信號(hào)完整性設(shè)計(jì)。

參考文獻(xiàn)

[1] 李春來(lái)，顧軍，王寧.基于ETH規(guī)范的高速背板性能仿真與優(yōu)化設(shè)計(jì)[J].艦船電子對(duì)抗，2018，41（2）：107-111.

[2] 于爭(zhēng).信號(hào)完整性揭秘[M].北京：機(jī)械工業(yè)出版社，2013.

[3] 羿昌宇，祖翔宇.大規(guī)模高速背板的信號(hào)完整性設(shè)計(jì)與仿真[J].航空電子技術(shù)，2013，44（4）：1-6.

[4] 李彥，吳培明，寇小明.高速串行RapidIO總線背板信號(hào)完整性仿真研究[J].魚(yú)雷技術(shù)，2011，19（3）：167-171.

[5] 曹勁.RapidIO背板信號(hào)完整性測(cè)試方法[J].電訊技術(shù)，2011，51（1）：18-22.