譚 磊 李 益 付建國

（中車株洲電力機(jī)車研究所，湖南 株洲412000）

1 概述

變流器控制平臺(tái)作為一個(gè)高性能實(shí)時(shí)控制系統(tǒng)，其硬件架構(gòu)中通常包含多塊不同的控制芯片，一塊控制芯片往往又包含多個(gè)內(nèi)核。而整個(gè)控制平臺(tái)通常只有一個(gè)網(wǎng)口與外界進(jìn)行交互，這就必然使得數(shù)據(jù)需要在多個(gè)內(nèi)核之間經(jīng)過冗長的數(shù)據(jù)鏈路大范圍遷徙。

然而，眾多不同架構(gòu)的CPU 一起工作，并且它們的系統(tǒng)頻率、程序周期、通信接口各不相同，如何保證各個(gè)CPU 之間數(shù)據(jù)實(shí)時(shí)可靠傳輸成為一個(gè)關(guān)鍵問題。

變流器控制平臺(tái)的數(shù)據(jù)在控制器正常高速運(yùn)行時(shí)周期性的產(chǎn)生和傳輸；主要包括控制字、波形監(jiān)視和故障記錄等數(shù)據(jù)；其特點(diǎn)是，單包數(shù)據(jù)尺寸小，傳輸頻率快，對(duì)實(shí)時(shí)性和同步性要求高。

2 核間數(shù)據(jù)傳輸方案設(shè)計(jì)

核間通信是多核芯片和多芯片平臺(tái)設(shè)計(jì)都必然會(huì)考慮的問題，通常，核間和芯片間的物理通信鏈路已經(jīng)由芯片廠商或者硬件設(shè)計(jì)人員鋪設(shè)好。

對(duì)于變流器控制平臺(tái)而言，CPU 多數(shù)都在運(yùn)行實(shí)時(shí)控制程序，并且控制周期各不相同。如何利用已有的物理通道，設(shè)計(jì)合適的數(shù)據(jù)傳輸方法，在不中斷CPU 實(shí)時(shí)控制時(shí)序前提下，滿足大量數(shù)據(jù)在不同時(shí)鐘域之間的可靠同步傳輸是問題的關(guān)鍵。

2.1 IPC 傳輸機(jī)制

在多核芯片中，通常廠商會(huì)集成IPC 作為內(nèi)核之間的通信途徑。IPC 結(jié)構(gòu)圖如圖1 所示。

IPC 模塊通常是單向通信的，要實(shí)現(xiàn)兩個(gè)CPU 之間相互通信需要兩組對(duì)稱IPC 模塊相互配合。當(dāng)CPU1 需要向CPU2 傳輸數(shù)據(jù)時(shí)，其流程如下：

2.1.1 CPU1 先將數(shù)據(jù)寫入IPC_RAM中。

2.1.2 設(shè)置相應(yīng)的IPC_Reg 寄存器組。

2.1.3 中斷通知CPU2 數(shù)據(jù)已經(jīng)發(fā)送完成。

2.1.4 CPU2 響應(yīng)中斷，并從IPC_RAM中讀取數(shù)據(jù)緩存至本地等待程序使用。

2.1.5 CPU2 清標(biāo)志，告知CPU1 讀取完成。

圖1 IPC 結(jié)構(gòu)圖

由于不同CPU 的程序運(yùn)行周期不同步，當(dāng)CPU1 發(fā)完數(shù)據(jù)之后，CPU2 并不能立刻將其讀走，所以有可能造成舊數(shù)據(jù)被覆蓋或者新數(shù)據(jù)無法更新。對(duì)于該問題，IPC 是以中斷的方式進(jìn)行處理的，CPU1 可以通過中斷使CPU2 立刻響應(yīng)并將數(shù)據(jù)讀走。

然而，變流器控制平臺(tái)作為一種實(shí)時(shí)控制平臺(tái)，CPU 內(nèi)部運(yùn)行的控制程序的優(yōu)先級(jí)無疑是最高的，不允許被其它任務(wù)打斷，從而影響控制時(shí)序。并且，IPC 只存在于同一芯片中不同內(nèi)核之間的通信，而異構(gòu)多核變流器控制平臺(tái)中，存在多塊芯片多個(gè)內(nèi)核，更多的時(shí)候需要在不同芯片的內(nèi)核之間進(jìn)行通信，而芯片之間并不存在IPC 機(jī)制。故而，單純的使用IPC 通信，并不能解決多芯片、異構(gòu)多核的變流控制平臺(tái)跨時(shí)鐘域內(nèi)核之間通信問題。

2.2 傳統(tǒng)FIFO 傳輸機(jī)制

隨著半導(dǎo)體工藝的發(fā)展，單片SOC 上集成的電路越來越多，很多芯片都在CPU 外圍集成了多種外設(shè)接口，然而高速的CPU 與低速的外設(shè)接口之間也同樣存在速率不匹配的問題。

為解決高速CPU 與低速外設(shè)之間的速率不匹配問題，芯片廠商通常會(huì)在兩者之間引入FIFO 緩沖區(qū)機(jī)制。當(dāng)CPU 需要發(fā)送數(shù)據(jù)時(shí)，只要發(fā)送緩沖區(qū)未滿，則直接往里填充即可，無需考慮外設(shè)接口的當(dāng)前狀態(tài)。而外設(shè)只需判斷發(fā)送FIFO 里是否有數(shù)據(jù)，然后不斷的往外發(fā)送即可。接收也是同理，外設(shè)將接收到的數(shù)據(jù)先存入接收FIFO 中，而CPU 只需在空閑時(shí)來讀取即可。

FIFO 的引入，很好的解決了CPU 與外設(shè)間速率不匹配問題。但是該機(jī)制是以單個(gè)字節(jié)或者字為單位，不能實(shí)現(xiàn)多路數(shù)據(jù)之間的同步傳輸，并且需要硬件FIFO 控制器支持，不能直接用于異構(gòu)多核變流器控制平臺(tái)中內(nèi)核間數(shù)據(jù)互傳。

3 基于塊操作的FIFO 緩沖區(qū)

對(duì)于多核芯片的CPU 之間通常存在共享存儲(chǔ)區(qū)域，這使得兩個(gè)CPU 之間可以進(jìn)行數(shù)據(jù)交互。對(duì)于不同芯片之間，通常會(huì)采用雙口RAM進(jìn)行粘合，或者通過EMIF、UPP、EMB 等總線訪問FPGA 構(gòu)建的共享存儲(chǔ)區(qū)來進(jìn)行數(shù)據(jù)通信。

圖2 某控制平臺(tái)A 結(jié)構(gòu)圖

如圖2，列舉了某種控制平臺(tái)結(jié)構(gòu)。不同的平臺(tái)、不同的芯片、不同的接口使得通信方式五花八門，很難完全統(tǒng)型。

并且，在實(shí)際應(yīng)用中，共享存儲(chǔ)區(qū)域兩側(cè)CPU 的讀寫權(quán)限并不是完全對(duì)等的。這些特點(diǎn)都導(dǎo)致很難使用一個(gè)統(tǒng)一的數(shù)據(jù)傳輸方法以適應(yīng)所有的平臺(tái)。

然而，通過研究每一種通信方式的特點(diǎn)以及總線接口的特性可以發(fā)現(xiàn)，無論CPU 采用的何種總線接口，包括EMIF、UPP或EMB 等，忽略它們的各自的物理特性，他們的通信數(shù)據(jù)最終都將映射到CPU 的內(nèi)存區(qū)域。

基于此，本文提出了一種異構(gòu)多核平臺(tái)跨時(shí)鐘域數(shù)據(jù)傳輸方法——基于塊操作的FIFO 緩沖區(qū)。該方法適用于不同的物理接口，可實(shí)現(xiàn)不同運(yùn)行周期CPU 之間的數(shù)據(jù)穩(wěn)定傳輸，并且不需要通過中斷打斷接收方實(shí)時(shí)控制任務(wù)。在具有乒乓操作的優(yōu)點(diǎn)基礎(chǔ)上提高了存儲(chǔ)空間利用率和傳輸效率。

如圖3 所示，在共享RAM 區(qū)域開辟n 個(gè)緩沖塊，緩沖塊的大小取決于CPU 每個(gè)周期傳輸?shù)臄?shù)據(jù)量，n 的值由通信雙方最大執(zhí)行周期的倍數(shù)決定：

其中：

Tr_max為接收CPU 程序最大執(zhí)行周期；

Tt_min為發(fā)送CPU 程序最小執(zhí)行周期。

圖3 環(huán)形緩沖區(qū)

n 個(gè)緩沖塊不需要連續(xù)，只需將他們的首地址存入地址表即可，這樣即可利用內(nèi)存中零散的空間，避免了開辟連續(xù)大緩沖區(qū)造成的空間不足。每次讀寫操作時(shí)，從地址表中尋找地址，當(dāng)操作到地址表中最后一個(gè)成員時(shí)，即返回到首地址，如此就可以利用零散空間形成環(huán)形緩沖。

在沒有硬件FIFO 控制器的情況下，為了實(shí)現(xiàn)先入先出FIFO 功能，必須采用軟件構(gòu)建讀寫指針和滿空標(biāo)志等。并且為了兼容共享RAM兩側(cè)權(quán)限不對(duì)等的情況，不能由雙方對(duì)同一存儲(chǔ)單元進(jìn)行操作，必須采用讀寫標(biāo)志分離，如圖4 所示。

當(dāng)CPU1 向CPU2 進(jìn)行數(shù)據(jù)傳輸時(shí)，CPU1 的操作流程如下：

（1）判斷滿標(biāo)志是否為1，若是，則放棄寫入。若否，則根據(jù)寫指針的值查找地址表，然后將數(shù)據(jù)寫入對(duì)應(yīng)的地址；

（2）操作完成之后將寫指針加一，若大于n，則令其等于0。

（3）然后判斷是否與讀指針相等，若相等，則置位寫滿標(biāo)志，若不等，則滿標(biāo)志清零。

圖4 環(huán)形FIFO 機(jī)制

由于采用緩沖機(jī)制，CPU2 并不需要在CPU1 發(fā)送完成之后立刻讀取，只需在空閑時(shí)將數(shù)據(jù)取走即可，CPU2 的讀操作過程如下：

（1）判斷FIFO 當(dāng)前是否為空狀態(tài)，若是，則放棄讀取，若否，則根據(jù)讀指針查找地址表，找到對(duì)應(yīng)的位置進(jìn)行讀取。

（2）操作完成之后將讀指針加一，若大于n，則令其等于0。

（3）然后判斷是否與寫指針相等，若是，則置位讀空標(biāo)志，若否，則將標(biāo)志清零。

需要說明的是，F(xiàn)IFO 初始狀態(tài)時(shí)，讀指針等于寫指針，都指向FIFO 的第一個(gè)緩沖塊，且空標(biāo)志為1。

讀操作與寫操作類似，其基本單元都是一個(gè)緩沖塊，即一個(gè)周期所需傳輸?shù)臄?shù)據(jù)，這樣的機(jī)制保證了各路通道之間的同步，有利于現(xiàn)場調(diào)試和故障分析。

本文提出的基于塊操作的FIFO 數(shù)據(jù)傳輸機(jī)制不依賴于具體的接口總線，將其歸一化到地址空間進(jìn)行處理，并且適用于共享存儲(chǔ)區(qū)域兩側(cè)CPU 讀寫權(quán)限不對(duì)等的情況。解決了跨時(shí)鐘域、不同運(yùn)行周期CPU 間的數(shù)據(jù)傳輸速率匹配問題，保證了數(shù)據(jù)不丟包、不重包，并實(shí)現(xiàn)了波形監(jiān)視和故障記錄中各通道數(shù)據(jù)之間的同步。

圖5 監(jiān)視數(shù)據(jù)波形

4 結(jié)論

本文針對(duì)變流器控制平臺(tái)中異構(gòu)多核跨時(shí)鐘域?qū)崟r(shí)通信需求，充分研究了典型核間通信方法特點(diǎn)后，在現(xiàn)有乒乓操作的基礎(chǔ)上提出了基于塊操作的FIFO 緩沖區(qū)機(jī)制。該方法無需中斷接收方的實(shí)時(shí)控制程序，實(shí)現(xiàn)了異步時(shí)鐘下的數(shù)據(jù)可靠傳輸；并且該方法不依賴于具體硬件接口，可在不同的硬件平臺(tái)通用?；谠摍C(jī)制，在新的控制平臺(tái)中成功實(shí)現(xiàn)波形監(jiān)視和故障記錄功能。