諸玲珍

編者按：

10月14-16日，由中國半導(dǎo)體行業(yè)協(xié)會、中國電子信息產(chǎn)業(yè)發(fā)展研究院主辦，北京賽迪會展有限公司、中國電子報社、賽迪智庫集成電路研究所、上海市集成電路行業(yè)協(xié)會承辦的第三屆全球IC企業(yè)家大會暨第十八屆中國國際半導(dǎo)體博覽會（IC China2020）在上海舉辦。大會除一個主論壇外，還舉辦了六場分論壇。與會嘉賓圍繞半導(dǎo)體市場應(yīng)用、技術(shù)研發(fā)、知識產(chǎn)權(quán)保護(hù)等熱點發(fā)表了精彩演講，本報特摘編嘉賓演講內(nèi)容，以饗讀者。（詳見3-8版）

“更高的硅利用率會帶來更高的產(chǎn)量，推動芯粒市場快速發(fā)展。芯粒處理器芯片全球市場規(guī)模，由2018年的6.45億美元將上升至2024年的58億美元，2035年將達(dá)到570億美元?！?/p>

10月14日，由中國半導(dǎo)體行業(yè)協(xié)會、中國電子信息產(chǎn)業(yè)發(fā)展研究院主辦的第三屆全球IC企業(yè)家大會暨第十八屆中國國際半導(dǎo)體博覽會（IC China2020）在上海開幕。芯原微電子（上海）股份有限公司董事長兼總裁戴偉民發(fā)表了題為《芯粒：中國半導(dǎo)體產(chǎn)業(yè)的機遇與挑戰(zhàn)》的主題演講。戴偉民表示，芯粒（Chiplet）市場呈現(xiàn)快速發(fā)展態(tài)勢，到2024年，將達(dá)到58億美元。

芯片設(shè)計成本

越來越高

戴偉民在演講中表示，晶體管數(shù)量隨著特征線寬的減小而大幅提升，從而支撐手機芯片性能的不斷升級。他以蘋果公司手機芯片為例，在16nm工藝下，其手機芯片的晶體管數(shù)量為33億個;在7nm工藝下為69億個;在5nm工藝時預(yù)計將達(dá)100億個。單位面積下晶體管數(shù)量的快速上升促使晶體管的單位成本快速下降，蘋果公司芯片單個晶體管的生產(chǎn)成本在16nm工藝下為4.98美元/10億個晶體管，在7nm工藝下僅為2.65美元/10億個晶體管。

戴偉民指出，當(dāng)前，芯片設(shè)計成本越來越高，以工藝制程處于主流應(yīng)用時期的設(shè)計成本為例，工藝節(jié)點為28nm時，單顆芯片設(shè)計成本約為0.41億美元;而工藝節(jié)點為7nm時，設(shè)計成本則快速升至約2.22億美元。其中早期使用和成熟期使用的成本相差1倍以上，但成熟期的使用成本仍非常高。全球領(lǐng)先的芯片設(shè)計公司（fabless）的研發(fā)/營收占比居高不下，在25%以上。戴偉民認(rèn)為，F(xiàn)abless模式演進(jìn)催生芯片設(shè)計服務(wù)產(chǎn)業(yè)，半導(dǎo)體IP授權(quán)和集成電路設(shè)計服務(wù)行業(yè)的發(fā)展催生更多機遇。全球半導(dǎo)體IP市場發(fā)展規(guī)模呈上升趨勢，將從2019年的50億美元，上升至2027年的101億美元，增長1倍以上。

芯粒技術(shù)

快速發(fā)展

戴偉民表示，工藝技術(shù)的進(jìn)步帶來設(shè)計成本的挑戰(zhàn)，現(xiàn)階段，先進(jìn)工藝帶來的設(shè)計成本攀升逐漸削弱了單個晶體管的平均成本效益。因此，更高的硅利用率會帶來更高的產(chǎn)量，推動芯粒（ Chiplet）市場快速發(fā)展。芯粒處理器芯片的全球市場規(guī)模，由2018年的6.45億美元將上升至2024年的58億美元，2035年將達(dá)到570億美元。目前，Marvell、AMD、英特爾、臺積電等大公司都相繼發(fā)布了芯粒產(chǎn)品。據(jù)了解，目前，芯粒涵蓋三種封裝技術(shù)，即Organic Substrates、Passive Interposer （2.5D）以及Sili-con Bridges.

“芯原公司提出IP即芯粒（IPas a Chiplet）理念，旨在以芯粒實現(xiàn)特殊功能IP的‘即插即用，解決7nm、5nm及以下工藝中性能與成本的平衡，并降低較大規(guī)模芯片的設(shè)計時間和風(fēng)險，從SoC中的IP到SiP中以芯粒形式呈現(xiàn)的IP。”戴偉民表示。

戴偉民強調(diào)，芯粒將帶來新的產(chǎn)業(yè)機會：降低大規(guī)模芯片設(shè)計的門檻;升級為芯粒供應(yīng)商，提升IP的價值且有效降低芯片客戶的設(shè)計成本;增設(shè)多芯片模塊（Multi-Chip Mod-ule，MCM）業(yè)務(wù)，芯粒迭代周期遠(yuǎn)低于ASIC，可提升晶圓廠和封裝廠的產(chǎn)線利用率;建立新的可互操作的組件、互連、協(xié)議和軟件生態(tài)系統(tǒng)。他舉例說，目前國內(nèi)已有公司涉足這個領(lǐng)域。長電科技依靠多年eWLB扇出型封測量產(chǎn)經(jīng)驗，2020年面向高性能計算、5G及物聯(lián)網(wǎng)等應(yīng)用推出一系列芯粒產(chǎn)品，包括基于RDL First的中道扇出型晶圓級封裝及配套的高密度FCBAG后道封裝。據(jù)介紹，RDL線寬線距達(dá)到2微米。2021年長電科技計劃推出基于硅轉(zhuǎn)接板的2.5D芯粒產(chǎn)品，封測精度和密度進(jìn)一步提升。

終極內(nèi)存和緩存技術(shù)

有效降低系統(tǒng)成本

FLC終極內(nèi)存/緩存技術(shù)（FLC）是一種創(chuàng)新性的低成本、低功耗和高效率的內(nèi)存/緩存技術(shù)。它可以低成本地擴(kuò)大DRAM內(nèi)存容量，提供大緩存并有極高的緩存命中率，利用片內(nèi)SRAM（靜態(tài)隨機存取存儲器）或片上定制DRAM（動態(tài)隨機存取存儲器）來提高DRAM性能，并有效降低DRAM內(nèi)存的功耗及系統(tǒng)功耗，在不改變現(xiàn)有芯片的系統(tǒng)結(jié)構(gòu)的基礎(chǔ)上有效降低系統(tǒng)成本。

隨著機器學(xué)習(xí)和人工智能、大數(shù)據(jù)、高性能計算設(shè)備和物聯(lián)網(wǎng)設(shè)備的大量涌現(xiàn)，芯原和合作廠商擬共同研發(fā)采用全新高性能計算機架構(gòu)的終極內(nèi)存/緩存技術(shù)，將為高性能計算機平臺、筆記本電腦、平板電腦、移動電話等提供一個全新的高性能、高效率和低成本計算的內(nèi)存方案，并可以顯著節(jié)約系統(tǒng)總體成本?！拔覀冄邪l(fā)的內(nèi)容包括：開發(fā)終極內(nèi)存/緩存技術(shù)控制器和封裝內(nèi)緩存芯片技術(shù);研發(fā)完成后，將基于終極內(nèi)存/緩存技術(shù)開發(fā)應(yīng)用處理器方案，采用芯原領(lǐng)先的視頻編解碼技術(shù)提供豐富的接口并支持?jǐn)U展異構(gòu)計算，例如PCI-E、CCIX、 USB Type-CMIPI攝像頭、4K顯示等?！贝鱾ッ癖硎?。